数字后端知识点扫盲——后端设计流程及使用工具

1：DFT

Design For Test，可测性设计，芯片每一步往往都自带测试电路，DFT的目的就是在设计的时候就考虑将来的测试，DFT的常见方法是，在设计中插入scan chain，将非扫描单元（如寄存器）变为扫描单元，DFT工具是synopsys的DFT compiler

2：布局规划（Floor Plan）

布局规划是放置芯片的harden block单元模块，在芯片设计之初就要确定好各种功能电路的摆放位置，如MEM，I/O引脚，PHY等。布局规划能直接影响芯片最终的面积，工具为Synopsys的ICC2,以及cadence的Innovus

3:CTS

clock tree synthesis ,时钟树综合，简单点说就是时钟的布线，由于时钟信号在数字芯片的全局指挥作用，它在分布应该是对称式的连接到各个寄存器单元，从而时时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小，这也是为什么时钟信号需要单独布线的原因，CTS工具，Synopsys的ICC2。

4：布线（place and route）

这里说的布线就是普通的布线了，包括各种标准单元（基本逻辑门电路）之间的走线，比如我们平时听到的7nm工艺，实际就是这里金属布线可以达到的最小宽度，从微观上看就是MOS管的沟道长度，工具为synopsys的ICC2，以及cadence的innovus

这里顺便介绍一下ICC2：

IC Compiler介绍

5：寄生参数提取

由于导线本身存在的电阻，相邻导线之间的互感，耦合电容在芯片内部会产生信号噪声，串扰和反射，这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重就会导致信号失真错误，提取寄生参数进行再次的分析验证，分析信号完整性问题是非常重要的，工具synopsys的 star_RCXT，Mentor的Calibre。

6：版图物理验证

对完成布线的物理版图进行功能和时序上的验证，验证项目很多，

如LVS（layout versus schematic）验证：简单说，就是版图与逻辑综合后的门级电路的对比验证；DRC（design rule checking）：设计规则检查没检查连线间距，连线宽度等是否满足工艺要求；

ERC(Electrical Rule Checking)：电气规则检查，检查短路和开路等电气规则违例等等；

工具为synopsys的Hercules，Mentor的calibre等，实际的后端流程还包括电路功耗分析，以及随着制造工艺的不断进步产生的DFM（可制造性设计）问题等等。

7：生产

物理版图验证完成也就是整个芯片设计阶段完成，下面的就是芯片的制造了，物理版图一GDSII的文件格式交给芯片代工厂（称为foundry）在晶圆硅片上做出实际的电路，再进行封装和测试，就得到了我们实际看见的芯片。