总线技术：加扰

在串行总线为了实现一下三中目的的通常会使用加扰技术：

1：序列均衡：要求序列不能出现长0或者1，面向时钟嵌入的总线可以保证时钟恢复避免失步；减少直流分量更好的实现交流耦合；

2：序列随机化：避免传输信号具有周期性。在多路传输中造成串扰；

3：在通信领域加扰技术可以实现加密，扩频，划分频道等应用

通俗解释：加扰是数字信号的加工处理方法，就是用扰码与原始信号相乘，从而得到新的信号，与原始信号相比，新的信号在时间上，频率上被打散，因此，从广义上说，加扰也是一种调制技术，加扰也有一个你操作，就是解扰。

在实际应用中，加扰技术一般采用两种典型的方式：

（1）帧同步码（Frame synchronous Scrambling，FSS）

（2）自同步扰码（Self synchronous Scambling，SSS）

帧同步扰码结构是由反馈移位寄存器构成的，由反馈移位寄存器产生伪随机序列再通过异或单元实现扰码和信号的逻辑加，帧同步加扰器的主要参数是伪随机序列生成式和移位寄存器的初始状态，其中生成式决定反馈移位寄存器的结构，此部分收发双方可以事先约定，但移位寄存器的初始状态也称为“扰码seed”是需要收发双方采用某种方式完成交互的，比如在收到某个特定值时设定某个固定初始化状态。

上述说明可以看到，帧同步扰码的伪随机序列的生成与输入信号无关，具有良好的随机化性能，但是在使用中收发双方需要同步完成初始化设定才能实现解扰，而自同步扰码无需通过帧同步实现移位寄存器的初始化同步，可以在正常通讯中完成同步，自扰码同步原理比较简单，自同步的伪随机序列生成与输入信号是相关的，当输入信号持续输入一段时间后，扰码器和解码器的寄存器值就会变成一致，也就完成了同步，之后就可以确定的完成解扰，一般自同步过程都是在协议中空闲状态完成。

 帧同步扰码和自同步扰码在最坏情况下都无法产生随机序列，帧同步扰码可以实现错误检测，发送中的错误不会产生扩散，但是需要确保初始化种子同步否则会产生连续错误；自同步扰码不需要额外的同步机制，但是在扰码端输入单比特错误会导致输出端的多位错误，错误数与加扰器反馈抽头相关。

扰码技术所表现出的特性都是与生成的伪随机序列的特性相关的，而在逻辑电路中主要采用线性反馈移位寄存器来生成伪随机序列，而某种生成式能产生多大周期的伪随机序列？什么生成式能产生最大生成序列，生成M序列的特性？这些都是扰码技术需要的数学支撑，在实际应用中可以直接按照协议规范中生成式来实现扰码或者解码，可以不用来哦姐相关知识。

串行扰码解码逻辑实现是比较简单的，通过生成式画出逻辑电路图，直接通过图形或者是硬件描述语言实现就可以，随着串行总线速度的提升，列入PCIE，通过串行移位的方式来计算扰码已经很难满足高速需求，所以提出了并行扰码技术，实际上也是把多次串行移位的结果一次性写出，多位串行迭代的逻辑经过简化就可以得到并行实现的逻辑。