PCIe PCS sublayer

最新推荐文章于 2025-05-19 20:20:54 发布
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分类专栏： 集成电路 PCIe 文章标签： PCIe PCS 8b10b de-skew
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PCIe PCS子层负责数据的编码、加扰和时钟恢复等，包括8b10b编码、lane间的de-skew调整。8b10b编码确保数据传输中的边沿变化，防止EMI噪声。在传输过程中，TLP和DLLP的特定字符会被加扰，而数据包的开始和结束由特定的控制字符标识。Ordered-Sets用于链接训练和时钟同步，Elastic Buffer则补偿时钟频率差异。lane-to-lane deskew确保不同lane间的数据同步。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

  1. Byte striping: 把每个byte依次分发到不同的lane，避免不同lane传输数据长度不同
  2. scrambler：PRBS加扰，消除重复的pattern，因为重复的pattern在频谱上能量集中，会产生很大的EMI噪声；TLP/DLLP中的D character被scramble，而OS则不被scramble
  3. character：8bit uncoded byte；symbol：10bit encoded character；8b10b的作用是产生足够多的10/01变化边沿，每10个bit中不超过5个连续的0或1；接收端的decoder同时可以检测是否有symbol error；DC balancing；embedded clock；Encoding of special Control Characters；Error detection
  4. TX buffer根据data link layer送来packet的“Control”码来给packet加Start/End frame；TLP开头的K-character是STP，DLLP开头是SDP，good TLP/DLLP的结尾是END，bad TLP是EDB；Logical Idle sequence之后的packet的STP/SDP必须分配给lane0，如果是连续的back-to-back transmission of packet，STP/SDP必须分给0/4/8/16/32
  5. Ordered-Sets：多个重复的4 character sequences，开头是COM；Link training阶段，发TS1/TS2；TX周期性地发送SKIP Oerderd-Sets用于补偿TX/RX时钟频差；TX进EIDLE状态要发electrical idle OS；从L0s到L0，要发FTS。OS以K character开头，中间可能包含D character；Logical Idle Sequence在没有packe
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【802.3】PCS 物理编码子层
la_fe_的博客
06-01 3837
PCS（ Physical Coding Sublayer）属于物理层，通过 MII 接口与 MAC-RS 层进行连接，主要功能：（1）将 MII 接口的数据编码为 66B Block，反之，将 66B Block 解码为 MII 接口数据；（2）对数据进行加扰和解扰；（3）通过插入或删除对齐字补偿 PMA 和 MII之间的速率差。XLGMII 传输速率为 40Gbps，经过PCS 64B/66B编码后传输速率变为 40Gbps * (66/64) = 41.25Gbps。
pcs层到mac层_MAC & PHY 学习
weixin_39673704的博客
12-22 2491
MAC&PHY学习MAC和PHY工作在OSI的最后两层，数据链路层和物理层。以太网MAC(媒体接入控制器)，由IEEE-802.3以太网标准定义。它实现了一个数据链路层。最新的MAC支持10Mbps和100Mbps两种速率，实现MII，RGMII，GMII等接口。在发送数据的时候，MAC协议事先判断是否可以发送数据，如果可以发送将给数据加上一些控制信息，最终将数据以及控制信息以规定的格...
PCIE之PCS和PMA含义
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逆风水手的博客
05-14 1万+
在PCIe（Peripheral Component Interconnect Express）中，PCS和PMA都是物理层子层（Physical Layer Sublayer）的组成部分。PCS和PMA一起工作，使得PCIe可以实现高速、可靠的数据传输。
pcie phy电气层（PCS）详解gen1、2 （rx）
最新发布
u012780083的博客
05-19 1173
注：推荐大家查看英文原版，笔者大部分内容也为翻译；
PCS、PMA与PMD层
weixin_41230430的博客
08-20 5272
在发送端，PCS层将来自数据链路层（如MAC层）的并行数据进行编码（如64B/66B编码），并可能添加必要的控制信息和校验码（如CRC校验），然后将编码后的并行数据传递给PMA层进行串并转换。在发送端，PMA层将PCS层传来的并行数据通过串并转换器（SERDES）转换为串行数据流，并通过物理介质（如光纤、双绞线等）发送出去。在接收端，PMA层将接收到的串行数据流通过串并转换器恢复为并行数据，并进行时钟恢复和数据同步等操作，然后将并行数据传递给PCS层进行解码和处理。
PCIE学习笔记：PCIE-PHY功能描述之什么是PMA/PCS？
2301_76887237的博客
03-07 5666
PCIe
pcie pcs
03-09
物理编码子层 (Physical Coding Sublayer, PCS) 是 PCI Express (PCIe) 接口中的一个重要组成部分。该层次位于物理介质附件(PMA)之上，逻辑链路层之下。其主要职责是对数据流进行编码解码操作以及执行必要的控制功能...
PCIE pcs pma
02-20
物理层被细分为两个主要子层——PHY Coding Sublayer (PCS) 和 Physical Medium Attachment (PMA)[^2]: - **PCS 层**: 负责处理位流转换成符号序列的任务，包括加扰、解扰以及8b/10b 或者更先进的64b/66b 编码方式来...
PCIE的raw pcs
01-17
### PCIE Raw Physical Coding Sublayer (PCS) Specification and Implementation Details The Physical Coding Sublayer (PCS), within the context of PCI Express (PCIe), plays a crucial role in ensuring ...
Pcie项目回顾（1）
m0_73597622的博客
07-14 1272
PCI-Express(peripheral component interconnect express)是一种高速串行计算机扩展总线标准。Pcie属于高速串行端对端双通道高带宽传输（如需扩展要借助Switch），且支持全双工通信；Pcie采用Serdes接口以差分串行信号线（TXn/p RXn/p）进行通信；Pcie拥有更少的I/O引脚数和更小的物理尺寸；
基于PCIe2.0协议的PCS层弹性缓冲器设计
11-28
最近开始学习 PCIE，网上、公司、学校等等海收集各种资源，说实话，PCIE 的资源不少，中文资料也不少。该文章，简介明了，更容易让新手对PCIE由恐惧，变得自信心满满。希望对大家有用。一起努力
NVMe系列之二： PCIe、PCIe-MMI、PCS
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07-10 1282
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07-30 859
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项目中碰到返回得数据是多个库，多个sql来得数据。每个sql中得数据量都不同，那么怎么实现分页呢 jdk1.8很好得解决了这个问题 1.先将所有数据源取出放在一个list中 2.然后进行分页 a就是分页数据 ...
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1.3 PCIe——硬件实现架构
知识，既贵，又便宜。
01-18 1万+
PCIe的设计可以分为controller和PHY，整体设计较为复杂，一般可向IP厂商定制设计，controller和PHY模块的接口是PIPE接口
PCIe扫盲——物理层逻辑部分基础（一、二、三）
cy413026的博客
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本文转自Felix的专题博客。
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