Xilinx FPGA原语总结

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BUFG

IBUF和IBUFDS

IBUFG和IBUFGDS

OBUF和OBUFDS

OBUFG和OBUFGDS

原语，其英文名字为Primitive，是Xilinx针对其器件特征开发的一系列常用模块的名字，用户可以将其看成Xilinx公司为用户提供的库函数，是芯片中的基本元件，代表FPGA中实际拥有的硬件逻辑单元，如LUT、D触发器、RAM等。在实现过程中的翻译步骤时，要将所有的设计单元都转译为目标器件中的基本元件，否则就是不可实现的。原语在设计中可以直接例化使用，是最直接的代码输入方式，它与HDL语言的关系类似于汇编语言和C语言的关系。

Xilinx公司提供的原语涵盖了FPGA开发的常用领域，但只有相应配置的硬件才能执行相应的原语，并不是所有的原语都可以在任何一款芯片上运行。在Verilog中使用原语非常简单，将其作为模块名直接例化即可。本节以Virtex-4平台为例介绍几种常用的原语，其他系列芯片原语的使用方法是类似的。

Xilinx公司的原语按照功能分为10类，包括计算组件、I/O端口组件、寄存器和锁存器、时钟组件、处理器组件、移位寄存器、配置和检测组件、RAM/ROM组件、Slice/CLB组件以及吉比特收发器组件。

时钟组件

时钟组件包括各种全局时钟缓冲器、全局时钟复用器、普通I/O本地的时钟缓冲器以及高级数字时钟管理模块。

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。
       与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、BUFGDLL和DCM等。
        1. IBUFG即输入全局缓冲，是与专用全局时钟输入管脚相连接的首级全局缓冲。所有从全局时钟管脚输入的信号必须经过IBUF元（包括IBUF和IBUFG），否则在布局布线时会报错。 IBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和 SSTL等多种格式的IO标准。
        2. IBUFGDS是IBUFG的差分形式，当信号从一对差分全局时钟管脚输入时，必须使用IBUFGDS作为全局时钟输入缓冲。IBUFG支持BLVDS、LDT、LVDSEXT、LVDS、LVPECL和ULVDS等多种格式的IO标准。
        3. BUFG是全局缓冲，它的输入是IBUFG的输出，BUFG的输出到达FPGA内部的IOB、CLB、选择性块RAM的时钟延迟和抖动最小。
        4. BUFGCE是带有时钟使能端的全局缓冲。它有一个输入I、一个使能端CE和一个输出端O。只有当BUFGCE的使能端CE有效(高电平)时，BUFGCE才有输出。
        5. BUFGMUX是全局时钟选择缓冲，它有I0和I1两个输入，一个控制端S，一个输出端O。当S为低电平时输出时钟为I0，反之为I1。需要指出的是BUFGMUX的应用十分灵活，I0和I1两个输入时钟甚至可以为异步关系。
        6. BUFGP相当于IBUG加上BUFG。
        7. BUFGDLL是全局缓冲延迟锁相环，相当于BUFG与DLL的结合。BUFGDLL在早期设计中经常使用，用以完成全局时钟的同步和驱动等功能。随着数字时钟管理单元(DCM)的日益完善，目前BUFGDLL的应用已经逐渐被DCM所取代。 
        8. DCM即数字时钟管理单元，主要完成时钟的同步、移相、分频、倍频和去抖动等。DCM与全局时钟有着密不可分的联系，为了达到最小的延迟和抖动，几乎所有的DCM应用都要使用全局缓冲资源。DCM可以用Xilinx ISE软件中的Architecture Wizard直接生成

1.BUFG

BUFG是具有高扇出的全局时钟缓冲器，一般由综合器自动推断并使用，其和同类原语的RTL结构如图所示。全局时钟是具有高扇出驱动能力的缓冲器，可以将信号连到时钟抖动可以忽略不计的全局时钟网络，BUFG组件还可应用于典型的高扇出信号和网络，如复位信号和时钟使能信号。如果要对全局时钟实现PLL或DCM等时钟管理，则需要手动例化该缓冲器，其例化的代码模板如下所示。

2. IBUF和IBUFDS（IO）
IBUF是输入缓存，一般vivado会自动给输入信号加上，IBUFDS是IBUF的差分形式，支持低压差分信号（如LVCMOS、LVDS等）。在IBUFDS中，一个电平接口用两个独特的电平接口（I和IB）表示。一个可以认为是主信号，另一个可以认为是从信号。主信号和从信号是同一个逻辑信号，但是相位相反。

 在分析综合结果时，IBUFDS的RTL结构如图

举例说明：

LVDS_25的差分输入的ADC数据。

IBUFDS #( // 差分输入原语，用于LVDS_25端口
.DIFF_TERM("TRUE"),
.IOSTANDARD("LVDS_25")
) IBUFDS_ADC01 (
.O(ADC01_D[i]),
.I(ADC01_P_D[i]),
.IB(ADC01_N_D[i])
);

3. IDDR（Input/Output Functions）
被设计用来接收DDR数据，避免额外的时序复杂性。

举例说明：

差分数据源经过差分转单端后，生产ADC01_D，在同步时钟ADC01_DCO的驱动下，产生DDR数据adc01_a_d和adc01_b_d。
IDDR #(
.DDR_CLK_EDGE("SAME_EDGE_PIPELINED"),
.INIT_Q1(1'b0),
.INIT_Q2(1'b0),
.SRTYPE("SYNC")
) IDDR_ADC01_D (
.Q1(adc01_a_d),
.Q2(adc01_b_d),
.C(ADC01_DCO),
.CE(1'b1),
.D(ADC01_D),
.R(1'b0),
.S(1'b0)
);

 4. IBUFG和IBUFGDS（IO）
IBUFG即输入全局缓冲，是与专用全局时钟输入管脚相连接的首级全局缓冲。所有从全局时钟管脚输入的信号必须经过IBUF元，否则在布局布线时会报错。 IBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和 SSTL等多种格式的IO标准。

IBUFGDS是IBUFG的差分形式，当信号从一对差分全局时钟管脚输入时，必须使用IBUFGDS作为全局时钟输入缓冲。IBUFG支持BLVDS、LDT、LVDSEXT、LVDS、LVPECL和ULVDS等多种格式的IO标准。

举例说明：
差分时钟芯片输入的100MHz时钟，作为FPGA的全局时钟。
IBUFGDS #(
.DIFF_TERM ("TRUE" ),
.IBUF_LOW_PWR ("FALSE")
) u_ibufg_clk_100 (
.I (FP_CLK_100M_P),
.IB (FP_CLK_100M_N),
.O (clk_100m )
);

5.OBUF和OBUFDS

OBUFDS将标准单端信号转换成差分信号，输出端口需要直接对应到顶层模块的输出信号，和IBUFDS为一对互逆操作。OBUFDS原语的真值表如表3-4所示。

 在综合结果分析时，OBUFDS原语的RTL结构如图