xilinx FPGA约束文件

**约束文件实际上就是将你的verilog中定义的端口号与FPGA板子上的IO口建立起联系，也同样是告诉软件该如何分
配你所定义的端口号以生成对应的bit文件。**
下面是关于约束文件的详细内容
1、约束文件的后缀名为.xdc；
2、约束文件中的内容大体分为两类：
    1：IO口与端口的链接；
    2：该IO口的最高电平定义；
    ![这是一个约束文件中的一部分，可以看出由两部分组成](https://img-blog.csdn.net
/20170917171516917?watermark/2/text/aHR0cDovL2Jsb2cuY3Nkbi5uZXQvZmVpbGlhbnRvbmc=/
font/5a6L5L2T/fontsize/400/fill/I0JBQkFCMA==/dissolve/70/gravity/SouthEast)
3、需要注意的是，约束文件中如果对应的端口号是寄存器或数组类型的，应该在写约束文件的时候加上花括号。如下
    `set_property PACKAGE_PIN V4 [get_ports {display_out[9]}]
    set_property IOSTANDARD LVCMOS33 [get_ports {display_out[9]}]`
    其中display_out是一个寄存器，所以在定义每一个端口所对应IO时应该用{}括起来
4、set_property PACKAGE_PIN V4 [get_ports {display_out[9]}]
    设置特性      FPGA上的管脚 管脚号  得到端口    端口号
  set_property IOSTANDARD LVCMOS33 [get_ports {display_out[9]}]
    设置特性      IO电平标准    3.3V      得到端口     端口号
  其中电平标准有3.3v, 2.4v, 1.2v