Quatus软件Verilog调用FIFO ip核步骤

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前言

 现有市场中又很有封装好的ip核，学会怎么调用ip核能够减小自身代码量，我觉得就类似学会32里面怎么调用库函数，基本一个道理吧。不过这个ip核还需要配置一下。本文以FIFO IP核为例进行操作，如有错误，希望评论指出~

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一、IP核是什么？

 IP核（Intellectual Property core）就是知识产权核或知识产权模块的意思，在EDA技术开发中具有十分重要的地位。美国著名的Dataquest咨询公司将半导体产业的IP定义为“用于ASIC或FPGA中的预先设计好的电路功能模块”。IP主要分为软IP、固IP和硬IP。软IP是用Verilog/VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。固IP是完成了综合的功能块。硬IP提供设计的最终阶段产品——掩膜。

二、操作过程

1.FIFO IP核配置过程（创建工程省略）

打开ip核
搜索FIFO IP核 并且给文件命名

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