Verilog用$readmemh导入数据

       reg [31:0]test[10:0];
      initial $readmemh("G:/vivadoproject/test2/rtl/hello.txt",test);       //用绝对路径保稳点
        integer i = 0;
        initial begin

         $display("hello verilog");    //
         
        for(i=0;i<8;i=i+1)
        begin 
        $display("%d:%h",i,test[i]);   //
        end
        end