用状态机设计uart——顶层模块

顶层模块

 

module uart_state(
	input  wire   sys_clk,
	input  wire   sys_rst_n,
	input  wire   rx,
	
	output  wire  tx
);

wire    rx_data;
wire    data_value;
wire    [7:0] rcv_data;

uart_rcv uart_rcv_inst1(
	. sys_clk    (sys_clk),
	. sys_rst_n  (sys_rst_n),
	. rx_data    (rx),

	. data_value (data_value),
	.  rcv_data  (rcv_data)
);

uart_txd uart_txd_inst2(
	.sys_clk	(sys_clk),
	.sys_rst_n	(sys_rst_n),
	.value_d	(data_value),
	.data_rx	(rcv_data),

	.txd_data   (tx)
);


endmodule

顶层rtl视图：

引脚绑定

 

下载程序界面：

 

 

由于自己想迫切知道结果是否正确，就立即上板测试，并没有对顶层模块仿真，大家不要学我哦！！！！

没想到通过串口测试竟然没有问题，哈哈！！！

 

测试结果如下：

先设置好，波特率为9600，停止位为1位。

可以发现，从pc发给FPGA，FPGA立马回消息！！！！！！

测试正确！

所以我用状态机设计的uart串口正确！！！！！