【AD9510 概要总结】A..

特征FEATURES

1. 低相位噪声锁相环磁芯
      基准输入频率达250 MHz
      可编程双模预分频器
      可编程电荷泵 （CP） 电流
      独立的 CP 电源 （VCP S） 扩展了调谐范围
2. 2个 1.6 GHz 差分时钟输入
3. 8 个可编程分频器，1 至 32，全整数用于输出到输出粗略延迟调整的相位选择
4. 4 个独立的 1.2 GHz LVPECL 输出 ,附加输出抖动：225 fs rms
5. 4 个独立的 800 MHz 低压差分信号（LVDS） 或 250 MHz 互补金属氧化物导体（CMOS）时钟输出 ,附加输出抖动：275 fs rms
6. 在 2 个 LVDS/CMOS 输出上进行精细延迟调整
7. 串口控制端口

概述 GENERAL DESCRIPTION

     AD9510提供多路输出时钟分配功能以及片内锁相环（PLL）内核。该设计强调低抖动和相位噪声，以最大限度地提高数据转换器性能。对相位噪声和抖动要求苛刻的其他应用也受益于该器件。
     PLL部分由可编程基准分频器（R）组成;低噪声鉴频鉴相器（PFD）;精密电荷泵（CP）;以及可编程反馈分频器（N）。通过将外部压控晶体振荡器 （VCXO） 或压控振荡器 （VCO） 连接到 CLK2 和 CLK2B 引脚，可以将高达 1.6 GHz 的频率同步到输入基准。
     有 8 个独立的时钟输出。4 路输出为 1.2 GHz 的低压正射极耦合逻辑 （LVPECL），4 路可选择 LVDS （800 MHz） 或 CMOS （250 MHz） 电平。
     每个输出都有一个可编程分频器，可以旁路或设置为除以任何整数，最多 32。一个时钟输出相对于另一个时钟输出的相位可以通过分频器相位选择功能进行改变，该功能用作粗略的定时调整。其中两个LVDS/CMOS输出具有可编程延迟元件，满量程范围延迟高达8 ns。该微调延迟模块具有 5 位分辨率，为每个满量程设置（寄存器0x36和寄存器0x3A = 00000b 至 11000b）提供 25 种可能的延迟可供选择。
     AD9510非常适合数据转换器时钟应用，通过对具有亚皮秒抖动的信号进行编码来实现最大转换器性能。

功能描述 FUNCTIONAL DESCRIPTION

     图33显示了AD9510的框图。该芯片将可编程 PLL 内核与可配置时钟分配系统相结合。完整的PLL需要添加合适的外部VCO（或VCXO）和环路滤波器。该PLL可以锁定到参考输入信号，并产生与输入频率相关的输出，该输出由可编程的R和N分频器定义的比率定义。PLL根据环路带宽和VCO（VCXO）的相位噪声性能，从外部参考信号中清除一些抖动。
VCO （VCXO） 的输出可以应用于芯片的时钟分配部分，在那里它可以被 1 到 32 之间的任何整数值整除。可以选择输出的占空比和相对相位。有四个LVPECL输出（OUT0、OUT1、OUT2和OUT3）和四个可以是LVDS或CMOS电平输出的输出（OUT4、OUT5、OUT6和OUT7）。其中两个输出（OUT5 和 OUT6）也可以使用可变延迟模块。 或者，时钟分配部分可由外部时钟信号直接驱动，PLL可关断。每当单独使用时钟分配部分时，都不会进行时钟清理。输入时钟信号的抖动直接传递到分配部分，并可能在时钟输出端占主导地位。

PLL部分

    &nbspAD9510由PLL部分和分配部分组成。如果需要，PLL部分可以与分配部分分开使用。
AD9510具有完整的片内PLL内核，仅需外部环路滤波器和VCO/VCXO。该 PLL 基于 ADF4106，该 PLL 以其出色的低相位噪声性能而闻名。AD9510 PLL的工作原理与ADF4106几乎相同，为具有ADF系列PLL经验的用户提供了优势。 不同之处包括在REFIN和CLK2上增加了差分输入，这是一种不同的控制寄存器架构。此外，预分频器也发生了变化，允许 N 低至 1。AD9510 PLL实现的数字锁定检测功能与ADF4106略有不同，在更高的PFD速率下提供改进的功能。请参考寄存器描述部分。

REFIN PLL参考输入—REFIN

REFIN/REFINB引脚可由差分或单端信号驱动。这些引脚具有内部自偏置功能，因此可以通过电容器进行交流耦合。可以直流耦合到这些输入。如果REFIN为单端驱动，则通过合适的电容器将未使用侧（REFINB）去耦至安静的接地。图34显示了REFIN的等效电路。

VCO/VCXO时钟输入—CLK2

CLK2差分输入用于将外部VCO或VCXO连接到PLL。只有 CLK2 输入端口与 PLL N 分频器有连接。该输入可以接收高达 1.6 GHz 的频率。这些输入具有内部自偏置功能，必须通过电容器进行交流耦合。
或者，CLK2 可以用作分配部分的输入。这是通过设置寄存器 0x45[0] = 0b 来实现的。默认条件是 CLK1 为分配部分提供数据。

PLL基准分频器—R

REFIN/REFINB输入被路由到基准分频器R，这是一个14位计数器。R 可以通过其控制寄存器（寄存器 0x0B[5：0]、寄存器 0x0C[7：0]）编程为 1 到 16383 之间的任何值（值为 0 会导致除以 1）。R分频器的输出进入鉴频鉴相器输入端之一。不要超过进入鉴频鉴相器 （PFD） 的最大允许频率。这意味着REFIN频率除以R必须小于最大允许PFD频率。参见图 34。

VCO/VCXO 反馈分频器—N (P, A, B)

N 分频器由一个预分频器 P（3 位）和两个计数器 A（6 位）和 B（13 位）组成。虽然AD9510的PLL与ADF4106相似，但AD9510具有重新设计的预分频器，允许较低的N值。预分频器具有双模 （DM） 和固定分频 （FD） 模式。AD9510预分频器模式如表15所示。
在 FD 模式下使用预分频器时，不使用 A 计数器，可能需要旁路 B 计数器。DM 预分频器模式对频率设置了一些上限，这些上限可以应用于 CLK2。请参阅表 16。

A 和 B 计数器

AD9510 B计数器具有旁路模式（B = 1），该模式在ADF4106上不可用。仅当在 FD 模式下使用预分频器时，B 计数器旁路模式才有效。通过将 1 写入 B 计数器旁路位（寄存器 0x0A[6] = 1b）来旁路 B 计数器。B 计数器的有效范围是 3 到 8191。重置后的默认值为 0，该值无效。
请注意，当预分频器处于 FD 模式时，不使用 A 计数器。
另请注意，A/B 计数器有自己的复位位，主要用于测试。A和B计数器也可以使用R、A和B计数器的共享复位位进行复位（寄存器0x09[0]）。.

确定 P、A、B 和 R 的值

AD9510在双模模式下工作时，输入基准频率f REF与VCO输出频率f VCO .
f VCO = （f REF /R） × （PB + A） = f REF × N/R
在固定分频模式下操作预分频器时，不使用 A 计数器，公式简化为
f VCO = (f REF /R) × (PB) = f REF × N/R
通过使用双模和固定分频模式的组合，AD9510可以实现N一直到N = 1的值。表17显示了如何将10 MHz基准输入锁定为N的任意整数倍，请注意，相同的N值可以通过不同的方式导出，如N = 12所示。

鉴频鉴相器（PFD）和电荷泵

Phase Frequency Detector
Charge Pump
PFD 从 R 计数器和 N 计数器 （N = BP + A） 获取输入，并产生与它们之间的相位和频率差成比例的输出。图36是一个简化的原理图。PFD 包括一个可编程延迟元件，用于控制消隙脉冲的宽度。该脉冲可确保PFD传递函数中没有死区，并将相位噪声和基准杂散降至最低。寄存器0x0D[1：0]中的两位控制脉冲宽度。.

消隙脉冲 Antibacklash Pulse

PLL 具有可编程的消隙脉冲宽度，该宽度由寄存器 0x0D[1：0] 中的值设置。默认的反冲脉冲宽度为 1.3 ns（寄存器 0x0D[1：0] = 00b），通常不需要更改。消隙脉冲消除了锁相条件周围的死区，从而降低了可能在VCO信号上施加某些杂散的可能性。

状态引脚 STATUS Pin

AD9510上的输出多路复用器允许访问芯片上STATUS引脚上的各种信号和内部点。图37显示了STATUS引脚部分的框图。STATUS引脚的功能由寄存器0x8[5：2]控制。

PLL Digital Lock Detect

PLL 数字锁检测
STATUS 引脚可以显示两种类型的 PLL 锁定检测：数字 （DLD） 和模拟 （ALD）。每当需要数字锁定检测时，STATUS引脚都会提供CMOS电平信号，该信号可以是高电平有效或低电平有效。

数字锁检测具有两个时间窗口之一，由寄存器0x0D选择[5]。默认值（寄存器0x0D[5] = 0b）要求PFD输入端的信号边沿在9.5 ns内重合，以将DLD设置为true，然后必须相隔至少15 ns才能使DLD = false。

另一个设置（寄存器0x0D[5] = 1）使DLD = true的重合时间为3.5 ns，DLD = false的重合时间为7 ns。可以通过将 1 写入寄存器 0x0D[6] 来禁用 DLD。

如果 REFIN 的信号在 DLD 为 true 时消失，则 DLD 并不一定表示锁定丢失。有关详细信息，请参阅“参考损失”部分。

PLL 模拟锁定检测 Lock Detect

可以选择模拟锁定检测 （ALD） 信号。选择ALD时，STATUS引脚上的信号为漏极开路P沟道（寄存器0x08[5：2] = 1100）或漏极开路N沟道（寄存器0x08[5：2] = 0101b）。
模拟锁定检测信号为真（相对于所选模式），带有短暂的假脉冲。当PFD的输入更接近重合时，这些假脉冲会缩短，而当它们远离重合时，这些假脉冲会变长。
为了提取可用的模拟锁定检测信号，需要外部电阻电容 （RC） 网络来提供具有适当 RC 常数的模拟滤波器，以便通过外部电压比较器来区分锁定条件。1 kΩ电阻与小电容并联通常可以满足这一要求。但是，可能需要进行一些实验才能获得所需的操作。
模拟锁定检测功能可能会将一些杂散能量引入时钟输出。当时钟输出需要最佳的抖动/相位噪声性能时，限制 ALD 的使用是谨慎的做法。

参考损耗 Loss of Reference

AD9510 PLL可以在REFIN上发出基准信号丢失警告。参考监视器丢失在内部设置一个名为 LREF 的标志。在外部，该信号可以通过多种方式在STATUS引脚上观察到，具体取决于寄存器0x08[5：2]中的PLL多路复用器控制设置。通过设置寄存器0x08[5：2] = [1010]，可以单独将LREF视为高电平有效信号，也可以通过设置寄存器0x08[5：2] = [1111]来将其视为低电平有效信号。
基准电压源电路的损耗由VCO的信号提供时钟，这意味着必须存在VCO信号才能检测基准电压源损耗。

AD9510的数字锁定检测（DLD）模块需要PLL基准信号，才能使数字锁定检测输出有效。数字锁定检测指示 （DLD = true） 即使在参考信号丢失后仍保持正确。因此，如果基准丢失，则不能仅依靠数字锁定检测信号。要在STATUS引脚上将DLD和LREF组合成一个信号，请设置寄存器0x08[5：2] = [1101]，以获得一个信号，该信号是失锁（DLD的反转）和基准电压丢失（LREF）高电平有效电平的逻辑OR。如果需要同一信号的低电平有效版本，请设置寄存器0x08[5：2] = [1110]。

只有当寄存器0x07[6：5]中的值设置的PFD周期数的DLD信号为高电平时，才会启用参考监视器。该延迟以 PFD 周期为单位进行测量。延迟范围从 3 个 PFD 周期（默认）到 24 个 PFD 周期。当基准电压源消失时，LREF变为真值，电荷泵进入三态。

需要用户干预才能使部件脱离此状态。首先，必须写入寄存器0x07[2] = 0b，以禁用基准电压源电路的损耗，使电荷泵脱离三态，并导致LREF变为假。需要寄存器0x07[2] = 1的第二次写入才能重新启用基准电路的损耗。

功能引脚

FUNCTION引脚（16）有三个功能，由寄存器0x58[6：5]中的值选择。该引脚由一个30 kΩ电阻在内部下拉。如果此引脚未连接，则该器件默认处于复位状态。为避免这种情况，请使用1 kΩ电阻将该引脚连接到V S。

RESETB：寄存器（默认值）RESETB: Register 0x58[6:5] = 00b

在默认模式下，FUNCTION引脚充当RESETB，在拉至低电平时产生异步复位或硬复位。由此产生的复位将默认值写入串行控制端口缓冲寄存器，并将其加载到芯片控制寄存器中。当RESETB信号再次变为高电平时，发出同步同步（参见SYNCB：寄存器0x58[6：5] = 01b部分），AD9510根据寄存器的默认值恢复工作。

SYNCB: Register 0x58[6:5] = 01b
SYNCB：寄存器 0x58[6：5] = 01b
使用FUNCTION引脚会导致各种时钟输出之间的相位同步或对齐。同步仅适用于
•未断电
•分频器未屏蔽（无同步 = 0b）
•未被旁路（旁路 = 0b）

SYNCB对电平和上升沿敏感。当SYNCB为低电平时，受影响的输出集保持在预定状态，该状态由每个分频器的起始高电平位定义。在上升沿，分频器在预定义数量的快速时钟周期（快速时钟是选定的时钟输入，CLK1或CLK2）后开始，该周期由分频器的相位偏移位中的值决定。

FUNCTION引脚的SYNCB应用始终处于活动状态，无论该引脚是否也被分配用于执行复位或断电。选择SYNCB功能时，FUNCTION引脚既不用作RESETB也不用作PDB。
PDB：寄存器 0x58[6：5] = 11b
FUNCTION引脚也可以编程为异步完全关断PDB。即使在这种完全关断模式下，由于一些片内基准电压源继续工作，因此仍存在一些剩余的V S电流。在PDB模式下，FUNCTION引脚为低电平有效。芯片保持关断状态，直到PDB恢复到逻辑高电平。芯片返回到断电前编程的设置。有关PDB启动的掉电期间发生的情况的更多详细信息，请参阅芯片掉电或睡眠模式—PDB部分。
分销部分
如前所述，AD9510分为两个工作部分：PLL和分配。PLL部分在本数据手册前面进行了讨论。如果需要，分配部分可以与PLL部分分开使用。

CLK1 和 CLK2 时钟输入

可以选择 CLK1 或 CLK2 作为分配部分的输入。CLK1 输入只能用于驱动配电部分。通过设置 Register 0x45[0] = 1，选择 CLK1 作为分发部分的源。这是上电默认状态。

CLK1 和 CLK2 适用于高达 1600 MHz 的输入。较高的输入压摆率可改善抖动性能。输入电平必须介于大约 150 mV p-p 至不超过 2 V p-p 之间。任何更大的值都可能导致输入引脚上的保护二极管导通，这可能会降低抖动性能。

CLK1和CLK2等效输入电路见图35。这些输入是完全差分和自偏置的。信号必须使用电容器进行交流耦合。如果必须使用单端输入，则只能通过交流耦合到差分输入的一侧来适应。通过电容器将输入的另一侧旁路到安静的交流接地。

关断未选择的时钟输入（CLK1或CLK2），以消除所选时钟输入和未选择的时钟输入之间产生任何不必要的串扰的可能性。

分频器 DIVIDERS

AD9510的8个时钟输出中的每一个都有自己的分频器。可以旁路分频器，以获得与输入频率相同的输出（1×）。当分压器被旁路时，它断电以节省电量。
可以选择从 1 到 32 的所有整数除法比。通过旁路除频器选择分频比 1。
每个分频器都可以针对分频比、相位和占空比进行配置。可以选择的相位和占空比值取决于所选的分频比。

设置分频比

分频比由通过串行控制端口（SCP）写入控制每个单独输出（OUT0至OUT7）的寄存器的值决定。这些是偶数编号的寄存器，从寄存器0x48开始，经过寄存器0x56。
每个寄存器都分为多个位，用于控制分频器输出保持高电平的时钟周期数（HIGH_CYCLES[3：0]）和分频器输出保持低电平的时钟周期数（LOW_CYCLES[7：4]）。每个值为 4 位，范围为 0 到 15。
除法比由下式设定
分频系数 = （HIGH_CYCLES + 1） + （LOW_CYCLES + 1）
示例 1：
设置分频系数 = 2
HIGH_CYCLES = 0
LOW_CYCLES = 0
分频系数 = （0 + 1） + （0 + 1） = 2
示例 2：
设置分频比 = 8
HIGH_CYCLES = 3
LOW_CYCLES = 3
分频系数 = （3 + 1） + （3 + 1） = 8
请注意，也可以通过设置以下条件获得 8 的分频系数：
HIGH_CYCLES = 2
LOW_CYCLES = 4
分频系数 = （2 + 1） + （4 + 1） = 8
尽管第二组设置产生相同的分频系数，则由此产生的占空比是不一样的。

设置占空比 Duty Cycle

占空比和分频比是相关的。不同的分频比具有不同的占空比选项。例如，如果分频比 = 2，则唯一可能的占空比为 50%。如果分频比 = 4，则占空比可以是 25%、50% 或 75%。
占空比由下式设定
占空比 = （HIGH_CYCLES + 1）/（（HIGH_CYCLES + 1） + （LOW_CYCLES + 1））
有关每个分频比的可用占空比值。

分频器相位偏移

可以根据所选的分频比选择每个输出的相位。这是通过将适当的值写入寄存器来选择的，寄存器为每个输出设置相位和起始高/低位。这些是从寄存器0x49到寄存器0x57的奇数寄存器。每个分频器具有 4 位相位偏移 [3：0] 和一个起始高位或低位 [4]。
在同步脉冲之后，相位偏移字决定了在启动时钟输出边沿之前要等待多少个快速时钟（CLK1或CLK2）周期。起始 H/L 位确定分频器输出是起至低电平还是高电平。通过为每个分频器提供不同的相位偏移，可以以快速时钟周期 t CLK 的增量设置输出到输出延迟。

图39显示了四个分频器，每个分频器设置为DIV = 4，占空比为50%。通过将相位偏移从 0 递增到 3，每个输出与初始边沿的偏移量为 t CLK 的倍数。
例如：
CLK1 = 491.52兆赫
t CLK1 = 1/491.52 = 2.0345纳秒
当 DIV = 4 时
相位偏移 0 = 0 ns
相位偏移 1 = 2.0345 ns
相位失调 2 = 4.069 ns
相位失调 3 = 6.104 ns
这四个输出也可以描述为：
输出1 = 0°
输出2 = 90°
输出3 = 180°
输出4 = 270°
将相位偏移设置为 Phase = 4 会产生与第一个通道相同的相对相位，即 Phase = 0° 或 360°。
通常，通过将 4 位相位偏移和起始 H/L 位组合在一起，有 32 种可能的相位偏移状态（见表 19）。

相位偏移的分辨率由CLK1或CLK2处的快速时钟周期（t CLK）设置。因此，每个分频比都没有 32 个独特的相位偏移可用。对于任何分频比，唯一相位偏移的数量在数值上等于分频比（见表19）：
DIV = 4
唯一的相位偏移为相位 = 0、1、2、3
DIV= 7
唯一相位偏移为相位 = 0、1、2、3、4、5、6
DIV = 18
独特的相位偏移为相位 = 0、1、2、3、4、5、6、7、8、9、
10, 11, 12, 13, 14, 15, 16, 17
相位偏移可以通过计算特定分频比的相位步长来与度数相关联：
相位步长 = 360°/（分频比） = 360°/DIV
使用一些相同的示例，
DIV = 4
相位步长 = 360°/4 = 90°
以度为单位的独特相位偏移是相位 = 0°、90°、
180°, 270°
DIV = 7
相位步长 = 360°/7 = 51.43°
以度为单位的独特相位偏移是相位 = 0°、51.43°、
102.86°, 154.29°, 205.71°, 257.15°, 308.57°

延迟块 DELAY BLOCK

OUT5 和 OUT6 （LVDS/CMOS） 包括一个模拟延迟元件，该元件可以编程（从寄存器 0x34 到寄存器 0x3A），以在通过该输出的时钟信号中提供可变时间延迟 （Δt）。

输出

AD9510提供三种不同的输出电平选择：LVPECL、LVDS和CMOS。OUT0 至 OUT3 仅为 LVPECL。OUT4至OUT7可选择LVDS或CMOS。每个输出都可以根据需要启用或关闭，以节省功耗。
LVPECL输出的简化等效电路为：
如图 41 所示。

LVDSL输出的简化等效电路为：
如图 42 所示。