UVM-sequencer的仲裁与锁定传输

已于 2022-01-29 19:16:21 修改
阅读量1.2k 收藏 3
点赞数
分类专栏： UVM/SystemVerilog 文章标签： uvm
于 2022-01-29 10:44:04 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/helloworld573/article/details/122740319
版权

并发sequence

在这里插入图片描述

当有多个sequence在同一时刻请求sequencer发送时，那么sequencer，就会仲裁sequence发送的先后顺序
可配置sequencer的仲裁机制如下所示：
在这里插入图片描述
注意: 在UVM 1.2, 带这些宏“UVM_”前缀； 在 UVM 1.1，不带“UVM_“前缀.

SEQ_ARB_STRICT_FIFO仲裁模式，不锁定传输

设置仲裁模式：优先级高先出，同优先级下遵从fifo先进先出
不设置锁定传输

package pack1; //pack1头
	import uvm_pkg::*; //+UVM
  	`include "uvm_macros.svh"//+工厂
	
	class item extends uvm_sequence_item;
		rand int data_auto;
		`uvm_object_utils_begin(item)
			`uvm_field_int(data_auto,UVM_ALL_ON)
		`uvm_object_utils_end
		function new(string name = "item");
			super.new(name);
		endfunction
	endclass

	//底层sequence
	class child_seq extends uvm_sequence;
		rand int database = 0;
		`uvm_object_utils(child_seq)
		function new(string name = "child_seq");
			super.new(name);
		endfunction
		task body();
			item req;
			repeat(2) begin
			`uvm_do_with(
					req,
					{data_auto inside {[database:database+9]};}
				)
			end
		endtask
	endclass

	//顶层sequence
	class top_seq extends uvm_sequence;
		`uvm_object_utils(top_seq)
		function new(string name = "top_seq");
			super.new(name);
		endfunction
		task body();
			child_seq cseq0,cseq1,cseq2;
			m_sequencer.set_arbitration(SEQ_ARB_STRICT_FIFO);
						//设置仲裁模式：优先级高先出，同
						//优先级下遵从fifo先进先出
			fork
				`uvm_do_pri_with(cseq0,500,{database == 10;})
				`uvm_do_pri_with(cseq1,500,{database == 20;})
				`uvm_do_pri_with(cseq2,300,{database == 30;})
					       //sequence 优先级 约束	
			join
		endtask
	endclass

			
	class seqr extends uvm_sequencer;
		`uvm_component_utils(seqr)
		function new(string name = "seqr", uvm_component parent = null);
			super.new(name, parent);
		endfunction
	endclass

	class dri extends uvm_driver;
		`uvm_component_utils(dri)
		function new(string name = "dri", uvm_component parent = null);
			super.new(name, parent);
		endfunction
		
		task run_phase(uvm_phase phase);
			uvm_sequence_item temp ;
			item req;
			
			forever begin
				seq_item_port.get_next_item(temp);
				void'($cast(req,temp));
				$display("\n=================================================");
				`uvm_info("driver","driver already recive item", UVM_LOW)
				`uvm_info("driver",$sformatf("item in sequence:%s",req.get_parent_sequence().get_name()), UVM_LOW)
				`uvm_info("data_auto",$sformatf("%d",req.data_auto), UVM_LOW)
				$display("=================================================\n");

				//只告诉完成，不发送响应(response)
				seq_item_port.item_done();

			end
		endtask

	endclass



	class env extends uvm_env;
		seqr seqr0;
		dri dri0;
		`uvm_component_utils(env)
		function new(string name="env" ,uvm_component parent = null);
			super.new(name,parent);
		endfunction
		function void build_phase(uvm_phase phase);
			seqr0 = seqr::type_id::create("seqr0",this);		
			dri0 = dri::type_id::create("dri0",this);		
		endfunction
		function void connect_phase(uvm_phase phase);
			dri0.seq_item_port.connect(seqr0.seq_item_export);
		endfunction
		
	endclass


	class test1 extends uvm_test;
		env env0;
		`uvm_component_utils(test1)
		function new(string name = "test1", uvm_component parent = null);
			super.new(name, parent);
		endfunction

		function void build_phase(uvm_phase phase);
			super.build_phase(phase);
			env0 = env::type_id::create("env0",this);
			`uvm_info("test1",$sformatf("build"), UVM_LOW)
		endfunction

		task run_phase(uvm_phase phase);
			top_seq seq0;
			phase.raise_objection(this);
			`uvm_info("test1",$sformatf("run"), UVM_LOW)
			
			seq0 = new();
			seq0.start(env0.seqr0);
			
			phase.drop_objection(this);//退出run_phase需要先落手
		endtask
	endclass

endpackage

//--------------------------------------module---------------------------------
module hardware1;
	import pack1::*;
	import uvm_pkg::*; //+UVM

	
	initial begin
		run_test("test1"); 	
	end
		
endmodule

这里的sequence0和sequence1有相同的优先级且高于sequence2
SEQ_ARB_STRICT_FIFO仲裁模式遵从：优先级高先出，同优先级下遵从fifo先进先出

在这里插入图片描述

SEQ_ARB_STRICT_FIFO仲裁模式，设置锁定传输

上锁方式分lock和greb 在sequence的body()中使用lock()…unlock()或grab()…ungrab(),
可以让在其中间发送的所有transaction连续的获取sequencer的仲裁，从而连续的发送到driver而不被别是sequence打断。

二者的区别仅在仲裁机制不一样：
lock会放在仲裁队列的末尾，sequencer将原来就在仲裁队列里的transaction发送完后才执行lock的transaction，
一旦lock占用sequencer后，只有unlock后才释放。
grab会放在仲裁队列的最前面，sequencer会立即执行grab的transaction，同样一旦grab占用sequencer后，只有ungrab后才释放。

grab实时性强，是插队操作。unlock则不是。

以上是网络的教程但是我观察到的现象不是这样的，在同一时刻，有多个sequence请求仲裁，这里面一旦有一个sequence的body正在请求上锁(无论lock还是grab)，会先无视优先级的把上锁的sequence里的item全部发送出去。这里保留疑问，有可能是我个人程序问题导致错误

这段程序里共有4个sequence，0的优先级最高，1、2和3有相同的仲裁优先级，
每个sequence都发送三个item，但是这里将sequence1上锁传输，0、2和3不上锁

package pack1; //pack1头
	import uvm_pkg::*; //+UVM
  	`include "uvm_macros.svh"//+工厂
	
	class item extends uvm_sequence_item;
		rand int data_auto;
		`uvm_object_utils_begin(item)
			`uvm_field_int(data_auto,UVM_ALL_ON)
		`uvm_object_utils_end
		function new(string name = "item");
			super.new(name);
		endfunction
	endclass

	//底层sequence
	class child_seq extends uvm_sequence;
		rand int database = 0;
		`uvm_object_utils(child_seq)
		function new(string name = "child_seq");
			super.new(name);
		endfunction
		task body();
			item req;
			repeat(3) begin
			`uvm_do_with(
					req,
					{data_auto inside {[database:database+9]};}
				)
			end
		endtask
	endclass
	
	//上锁的sequence
	class lock_seq extends uvm_sequence;
		rand int database = 0;
		`uvm_object_utils(lock_seq)
		function new(string name = "lock_seq");
			super.new(name);
		endfunction
		task body();
			item req;
			m_sequencer.lock(this);
			$display("LOCKED");
			repeat(3) begin
			`uvm_do_with(
					req,
					{data_auto inside {[database:database+9]};}
				)
			end
			m_sequencer.unlock(this);
			$display("UNLOCKED");
		endtask
	endclass


	//顶层sequence
	class top_seq extends uvm_sequence;
		`uvm_object_utils(top_seq)
		function new(string name = "top_seq");
			super.new(name);
		endfunction
		task body();
			child_seq cseq0,cseq2,cseq3;
			lock_seq cseq1;
			m_sequencer.set_arbitration(SEQ_ARB_STRICT_FIFO);
						//设置仲裁模式：优先级高先出，同
						//优先级下遵从fifo先进先出
			fork
				`uvm_do_pri_with(cseq0,5,{database == 10;})
				`uvm_do_pri_with(cseq1,3,{database == 20;})
				`uvm_do_pri_with(cseq2,3,{database == 30;})
				`uvm_do_pri_with(cseq3,3,{database == 40;})
					       //sequence 优先级 约束	
			join
		endtask
	endclass

			
	class seqr extends uvm_sequencer;
		`uvm_component_utils(seqr)
		function new(string name = "seqr", uvm_component parent = null);
			super.new(name, parent);
		endfunction
	endclass

	class dri extends uvm_driver;
		`uvm_component_utils(dri)
		function new(string name = "dri", uvm_component parent = null);
			super.new(name, parent);
		endfunction
		
		task run_phase(uvm_phase phase);
			uvm_sequence_item temp ;
			item req;
			
			forever begin
				seq_item_port.get_next_item(temp);
				void'($cast(req,temp));
				$display("\n=================================================");
				`uvm_info("driver","driver already recive item", UVM_LOW)
				`uvm_info("driver",$sformatf("item in sequence:%s",req.get_parent_sequence().get_name()), UVM_LOW)
				`uvm_info("data_auto",$sformatf("%d",req.data_auto), UVM_LOW)
				$display("=================================================\n");

				//只告诉完成，不发送响应(response)
				seq_item_port.item_done();

			end
		endtask

	endclass



	class env extends uvm_env;
		seqr seqr0;
		dri dri0;
		`uvm_component_utils(env)
		function new(string name="env" ,uvm_component parent = null);
			super.new(name,parent);
		endfunction
		function void build_phase(uvm_phase phase);
			seqr0 = seqr::type_id::create("seqr0",this);		
			dri0 = dri::type_id::create("dri0",this);		
		endfunction
		function void connect_phase(uvm_phase phase);
			dri0.seq_item_port.connect(seqr0.seq_item_export);
		endfunction
		
	endclass


	class test1 extends uvm_test;
		env env0;
		`uvm_component_utils(test1)
		function new(string name = "test1", uvm_component parent = null);
			super.new(name, parent);
		endfunction

		function void build_phase(uvm_phase phase);
			super.build_phase(phase);
			env0 = env::type_id::create("env0",this);
			`uvm_info("test1",$sformatf("build"), UVM_LOW)
		endfunction

		task run_phase(uvm_phase phase);
			top_seq seq0;
			phase.raise_objection(this);
			`uvm_info("test1",$sformatf("run"), UVM_LOW)
			
			seq0 = new();
			seq0.start(env0.seqr0);
			
			phase.drop_objection(this);//退出run_phase需要先落手
		endtask
	endclass

endpackage

//--------------------------------------module---------------------------------
module hardware1;
	import pack1::*;
	import uvm_pkg::*; //+UVM

	
	initial begin
		run_test("test1"); 	
	end
		
endmodule

在这里插入图片描述

搞IC的那些年
关注
  • 0
    点赞
  • 踩
  • 3
    收藏
    觉得还不错? 一键收藏
  • 打赏
    打赏
  • 0
    评论
专栏目录
UVM——sequencer的仲裁和锁定机制
weixin_42482170的博客
03-29 1102
sequencer的仲裁机制 uvm_sequencer类自建了仲裁机制来保证多个sequence在同时挂载到sequencer时，可以按照仲裁规则允许特定sequence中的item优先通过。 在实际使用中，可以通过uvm_sequencer::set_arbitration(UVM_SEQ_ARB_TYPE val)函数来设置仲裁模式，UVM_SEQ_ARB_TYPE有以下几种值供选择： - UVM_SEQ_ARB_FIFO：默认模式，来自于sequences的发送请求，按照FIFO先进先出的方式依次授
UVM sequence机制（2）(sequence的仲裁1)
liuwei848的博客
03-21 482
这篇我们介绍一下多个sequence同时挂载到sequencer上的情形 在上一篇博客中有讲到，在sequencer中有下面几个重要的变量 arb_sequence_q[$]中存放每一次sequence发送的请求 bit arb_complete[int]中存放仲裁结果（那个sequence 的请求获得了胜利） /////sequence1 class sequence1 extends uvm...
sequence的仲裁机制
qq_38620826的博客
04-27 1423
概述 sequence可通过sequencer向drive发送你的待测case，如果一个sequencer只发送一个sequence是不需要仲裁的，但在实际使用中，如果一个sequencer接收了两个sequence或者更多的时候，会怎样发送各自sequence的case呢？如果你要发送测case需要存在同步关系，要怎么来做这样的同步关系呢？这个时候就能感受到uvm的强大了，可以使用的他的仲裁机制。总结了sequence的几种仲裁关系。 通过指定优先级决定仲裁 通过lock或者grap决定仲裁 通过
sequencer仲裁
weixin_61098515的博客
09-06 139
1.在sequence里面才能用宏定义 uvm_do/uvm_do_with等，在test里面不能。 2.仲裁机制中的lock函数和grad函数
UVM：6.2.4 sequence 的有效性
06-17 638
1.UVM 可以使sequence 在一定时间内不参与仲裁，令此sequence 失效。 2.sequencer 在仲裁时，查看sequence 的is_relevant 函数返回的结果。如果为1，说明有效，否则无效。可以重载is_relevant 函数是sequence 失效： 5个0才对！ 3.结果： 1）is_relevant 与grab和lock是完
uvm-1.1d UVM
03-13
UVM标准库代码uvm-1.1d。
东芝超精密机床 UVM-450C
07-24
东芝超精密加工中心，目录，UVM，导光板，镜面加工中心
uvm-python:UVM 1.2端口到Python
04-15
适用于Python的UVM库 这是将SystemVerilog（SV）通用验证方法... 如果要移植大量SV代码以使用uvm-python ，则可以尝试使用脚本bin/sv2py.pl作为第一步。 文献资料 该文档可在中的上readthedocs.io 。 安装 您可以将uv
uvm-testbench-gen
05-10
提供一个通过GUI方式自动生成UVM环境的工具，uvm_testbench_gen。工具来源于DVCon US 2022的一篇论文：Novel GUI Based UVM Test Bench Template Builder。uvm_testbench_gen使用python的tkinter编写，其主要目的...
spi-vip-uvm-master
11-17
spi uvm uvc for spi verfication 主要用于外设SPI UVM验证
（9）UVM Sequencer的仲裁特性介绍
数字IC攻城狮
11-22 654
UVM Sequencer的仲裁特性介绍介绍Sequencer的仲裁示例结果总结 uvm_sequencer类自建了仲裁机制用来保证多个sequence在同时挂载到sequencer时，可以按照仲裁规则允许特定sequence中的item优先通过。 介绍 在实际使用中，可以通过uvm_sequencer::set_arbitration(UVM_SEQ_ARB_TYPE val)函数来设置仲裁模式，这里的仲裁模式UVM_SEQARB_TYPE有下面几种值可以选择： UVM_SEQ_ARB_FIFO：默认模
uvm学习笔记----适合新手快速学习
m0_51894941的博客
10-27 2770
[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-ofH8i8OK-1635320932444)(C:\Users\lenovo\AppData\Roaming\Typora\typora-user-images\image-20211015201126595.png)] Monitor UVM组件之间的通信（方法原理） 要实现上述组件之间的通信目标，那么需要完成以下三点： （1）数据的发送，它有三个步骤： 第一步，在要发送数据的组件里，即monitor里声明uvm_analys
UVM基础-Sequence仲裁机制
最新发布
qq_36955425的博客
12-24 1034
第三个参数就是sequence的权重。使用`uvm_do_pri或者`uvm_do_on_pri这种带有pri关键字的宏，可以对sequence设定优先级，具备设定优先级功能的宏一共有四个，分别是：`uvm_do_pri，`uvm_do_pri_with，`uvm_do_on_pri，`uvm_do_on_pro_with。经过设定，sequence的发送会优先发送cfg_sequence，因为cfg_sequence的优先级更高，发送完cfg_sequence之后，在发送sano_sequence。
12、IC验证面试88问——phase机制、TLM、AP、sequencer、仲裁机制、vif、cb机制
weixin_45925102的博客
02-20 706
phase机制、TLM、AP、sequencer、仲裁机制、vif、cb机制。
UVM中sequence的挂载与启动
weixin_43781229的博客
09-01 1782
1. main_phase 是什么？ main_phase是与run_phase并行的12个小的phase中的一个phase，也是一个可以耗时的phase。在UVM验证平台中，只要一个类使用了uvm_component_utils注册且此类被实例化了，那么这个类的main_phase就会自动被调用。 2. 通过 start()函数进行挂载 以下代码为UVM实战第44页代码 task my_env::main_phase(uvm_phase phase); my_sequence seq; phase.r
UVM基础-Sequence、Sequencer（二）
qq_57502075的博客
11-12 1658
在上篇博客中，讲了sequencer和driver之间传递sequence item的握手过程，也讲了sequence和item之间的关系，下面我们来讲讲sequence和sequencer之间的关系，以及当多个sequence挂载到sequencer时冲裁这么处理。
[UVM]UVM經驗總結
元直的博客
08-17 2616
UVM學習筆記 1、seq_item_port Derived driver classes should use this port to request items from the sequencer. 2、seq_item_export T...
IC验证面试常问题88道
打工人的天堂
05-30 5593
定宽数组、动态数组、关联数组、队列各自特点和使用 多线程fork join/fork join_any/fork join_none的用法差异 Task和function的区别 简述UVM的工厂机制 SV中的interface的clock blocking的功能 UVM从哪里启动，接口怎么传递到环境中
uvm virtual sequencer
03-29
As an AI language model, I don't have personal experience, but I can provide you with some information about UVM Virtual Sequencer. UVM Virtual Sequencer is a component in the Universal Verification Methodology (UVM) that is responsible for driving virtual sequences. Virtual sequences are sequences that are not directly connected to a testbench and can be executed independently of the testbench. They are used for generating complex test scenarios and are often used in conjunction with constrained random testing. The UVM Virtual Sequencer is a software component that is responsible for managing the generation and execution of virtual sequences. It provides a layer of abstraction between the testbench and the virtual sequence, allowing the virtual sequence to be executed in a controlled and predictable manner. The UVM Virtual Sequencer can be customized to meet specific testing requirements. It can be configured to generate sequences in a specific order or to generate sequences based on specific conditions. This flexibility allows the UVM Virtual Sequencer to be used in a wide range of testing applications. In conclusion, UVM Virtual Sequencer is a powerful tool for generating complex test scenarios in a controlled and predictable manner. It provides a layer of abstraction between the testbench and the virtual sequence and can be customized to meet specific testing requirements.

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

搞IC的那些年

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值