#systemverilog# 关键字之 `define macros 学习笔记（1）

今天，我们学习一下 SystermVerilog_3.1a 语法参考书【25.2】章节。

关于 `define macros 关键字的使用。

在Verillog 中，我们知道: 我们可以通过 添加一个 \ 符号，来保证宏定义的连续性。

对于Systermverlog 而言，更新如下;

【基本用法1】转义单字符

`"

“重写了”通常的词汇含义，并表示扩展应该包含一个实际的引号。这允许从宏参数构造字符串字面值（具体什么含义，稍后上例子给大家看）。

【基本用法2】转义多字符序列(多个字符相连)

`\`"

' \ ' "表示展开时应包括转义序列\"，例如:

`define msg(x,y) `"x: `\`"y`\`"`"

$display(`msg(left side,right side)); 宏定义展开等