亚稳态浅浅学习 ( ੭ ˙ᗜ˙ )੭

摸鱼记录 Day_12    ( ੭ ˙ᗜ˙ )੭

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         day_10 Vivado 串口通信(UART)原理B ------串口接收仿真-CSDN博客中，有提及到亚稳态：

        小梅哥视频：14_亚稳态原理危害及应对方法详解_哔哩哔哩_bilibili

        知乎学习：亚稳态与跨时钟域 - 知乎 (zhihu.com)

        简单的了解一下啦 ( ੭ ˙ᗜ˙ )੭

1.  什么是亚稳态？

在数字电路中，每一位数据不是1（高电平）就是0（低电平）。         对于具体的电路，不同的器件有不同的对应区间。         eg: 2.25~2.5V是高电平，0~0.25V是低电平，而信号的电压处于0.25~2.25V之间，器件也就无法识别是高电平还是低电平（最终的结果可能是高电平也可能是低电平，无法预测）。         这种状态也就是亚稳态。

D触发器输入信号在其数据窗口期内发生变化，导致D触发器的输出进入一段时间的不稳定状态，有可能发生振荡，并最终随机稳定在高电平或者低电平。

亚稳态会在D触发器之间传播

稳定在高电平  （蓝色框框为反应滞后时间） 在此输入情况下：         第一个clk上升沿：D1不稳定Q1震荡                                           Q1稳定低电平Q2稳定低电平         第二个clk上升沿：D1稳定高电平Q1稳定高电平                                          Q1震荡结果为稳定高电平Q2稳定高电平         两个时钟周期即可一致

稳定在低电平（蓝色框框为反应滞后时间） 在此输入情况下：         第一个clk上升沿：D1不稳定Q1震荡                                           Q1稳定低电平Q2稳定低电平         第二个clk上升沿：D1稳定高电平Q1稳定高电平                                          Q1震荡结果为稳定低电平Q2稳定低电平         第三个clk上升沿：D1稳定高电平Q1稳定高电平                                          Q1稳定高电平  Q2稳定高电平         三个时钟周期后一致

2.  亚稳态的危害

亚稳态的存在会影响其他逻辑对该信号的值的判断         导致其他D触发器的结果发生错乱

3. 如何避免亚稳态的影响？

亚稳态无法彻底避免，只有尽可能减少它出现和传播的概率。 具体建议如下： 使用同步器； 在满足要求的情况下，降低时钟频率； 采用反应更快的触发器； 减少使用或者避免使用那种信号翻转时间很长的输入信号。

通过使用2级或更多的D触发器打拍的方式，降低亚稳态的传播，     让后续其他各个逻辑在使用该信号时，使用的都是同样且稳定的值。

eg : day_10Vivado 串口通信(UART)原理B ------串口接收仿真-CSDN博客中：         reg dff_rx_0 , dff_rx_1 ;         reg r_uart_rx;          wire neg_rx_go ;         always@(posedge clk )                 dff_rx_0 <= uart_rx ;         always@(posedge clk )                 dff_rx_1 <= dff_rx_0 ;         always@(posedge clk )                 r_uart_rx <= dff_rx_1 ;                      assign neg_rx_go = (dff_rx_1 == 0)&&(r_uart_rx == 1);

//好啦，摸鱼结束哩   ( ੭ ˙ᗜ˙ )੭