Verilog学习笔记（06）

参考：Verilog数字VLSI设计教程
硬件描述语言Verilog
Verilog HDL数字设计与综合
Verilog HDL 数字集成电路高级程序设计

7. 时序逻辑电路

对于一个时序电路，可以把它分为一部分组合逻辑和一部分存储逻辑

时序电路的三大方程

典型的时序电路设计流程

1.触发器

（1）D触发器

module dff(clk,clr,rst,d,q);
input clk,clr,rst,d; 
output q; 
reg q; 
always @(posedge clk or posedge clr)
if(clr==1'b1) q<=1'b0;
else if(rst==1'b1) q<=1'b1;
else q<=d; 
endmodule

module dff_tb;
  reg clk,clr,rst,d;
  wire q;
  always begin
    #10 clk=1'b1;
    #10 clk=1'b0;
  end
  initial begin
    clk=1'b0;
    clr=1'b0;
    rst=1'b0;clr=1'b0;d=1'b0;
    #10 rst=1'b1;clr=1'b0;d=1'b0;
    #10 clr=1'b1;rst=1'b1;d=1'b1;
    #10 clr=1'b0;rst=1'b0;d=1'b1;
    #20 d=1'b0;
    #20 d=1'b1;
  end
dff u1(clk,clr,rst,d,q);
endmodule

8位D触发器

module eight_register(d,clk,q); 
input [7:0] d; 
input clk; 
output [7:0] q; 
reg [7:0] q; 
always @(posedge clk) 
    q<=d; 
endmodule

module dff8_tb;
  reg [7:0] d;
  reg clk;
  wire [7:0] q;
  always begin
         #10 clk=1'b1;
         #10 clk=1'b0;
       end
  initial begin
          clk=1'b0;
          d=8'b00000000;      
          #10 d=8'b00000011;
          #10 d=8'b00000000;
          #10 d=8'b00000111;
          #20 d=8'b00001111;
          #20 d=8'b00011111;
          #20 d=8'b00111111;
          end
dff8 u1(.d(d),.clk(clk),.q(q));
endmodule

（2）JK触发器

module jk_trigger(clk,j,k,q,qb); 
input clk,j,k; 
output q,qb; 
reg q; 
always@(posedge clk) 
begin
case({
   j,k}) 
2'b00:q<=q; 
2'b01:q<=1'b0; 
2'b10:q<=1'b1; 
2'b11:q<=~q; 
default: q<=q; 
endcase
end
assign qb=~q; 
endmodule

module jk_trigger_tb;
reg clk,j,k;
wire q,qb;
 always begin
    #10 clk=1'b1;
    #10 clk=1'b0;
  end
  initial begin
  clk=1'b0;j=1'b0;k=1'b0;
  #10 j=1'b0;k=1'b0;
  #20 j=1'b0;k=1'b1;
  #20 j=1'b1;k=1'b0;
  #20 j=1'b1;k=1'b1;
  #20 j=1'b1;k=1'b0;
  end
  jk_trigger u1(clk,j,k,q,qb);
  endmodule

（3）T触发器

module t_trigger(clk,rst,T,dout); 
input clk,rst,T; 
output dout; 
reg dout; 
always @(posedge clk or posedgerst) 
if(rst==1) dout<=1'b0; 
else if(T==1) dout<=~dout; 
endmodule

module t_trigger_tb;
  reg clk,rst,T;
  wire dout;
  always begin
    #10 clk=1'b1;
    #10 clk=1'b0;
  end
  initial begin 
    clk=1'b0;
    rst=1'b0;T=1'b0;
    #10 rst=1'b1;T=1'b1;
    #10 rst=1'b0;T=1'b0;
    #20 T=1'b1;
    #20 T=1'b0;
    #20 T=1'b1;
  end
t_trigger u1(clk,rst,T,dout); 
endmodule

2. 移位寄存器

（1）右移寄存器

module register_right(clk,din,dout);
input clk; 
input  din;
output [15:0] dout;
reg [15:0] dout;
always @(posedge clk)
dout<={
   din,dinout[15:1]};
endmodule

module register_right_tb;
reg clk;
reg din;
wire [15:0] dout;
  always 
    begin
      #10 clk=1'b1;
      #10 clk=1'b0;
    end
    initial begin
      clk=1'b0;
      din=1'b0;
      #10 din=1'b1;
      #20 din=1'b0;
      #20 din=1'b1;
      #100;
    end
register_right u1(clk,din,dout);
endmodule

（2）左移寄存器

module register_left(clk,din,dout); 
input clk; 
input [15:0] din; 
output [15:0] dout; 
reg [15:0] dout; 
always @(posedge clk) 
dout<={
   din[14:0],din[15]}; 
endmodule

module register_left_tb;
reg clk;
reg [15:0] din;
wire [15:0] dout;
  always 
    begin
      #10 clk=1'b1;
      #