Verilog专题（九）DFF、Dlatch、JK flip-flop

最新推荐文章于 2024-06-22 00:34:47 发布

Andy_ICer

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分类专栏： HDLBits_Verilog

本文链接：https://blog.csdn.net/Andy_ICer/article/details/105371220

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前言

对于verilog的学习，这里推荐一个比较好的实践网站HDLBits：https://hdlbits.01xz.net/wiki/Main_Page

本系列记录一些我觉得有价值的题目，希望通过这些题目可以对verilog更加熟练。

D flip-flops

D触发器根据复位的不一样可以分为同步复位DFF和异步复位DFF，之间的区别就是复位信号是否在敏感列表中。

同步复位DFFmodule top_module (    input clk,    input reset,            // Synchronous reset    input [7:0] d,    output [7:0] q);    always@(posedge clk)begin        if(reset) q=0;        else q=d;    endendmodule异步复位DFFmodule top_module(  input clk,  input [7:0] d,  input areset,  output reg [7:0] q);    always @(posedge clk or posedge areset)    if (areset)      q <