verilog中|和||的区别

于 2024-08-08 21:36:07 发布
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今天练习使用verilog时候发现了着两种的区别：

        

可以看到其中的区别，a|b就是对应的每一位都进行运算，而a||b则是a，b中所有的都拿出来算，存在out_or_logical，感觉我解释的不太清楚，看看图吧

hjm2523988675
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