UVM
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劲仔小鱼
这个作者很懒,什么都没留下…
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C case和UVM TB的交互,tube_print, event_sync
C代码调用printf时,打印信息显示在哪个IO上,由pringf调用的底层代码决定;软件C中的printf默认在terminal上打印;对于嵌入式C, 运行在开发板上的code,可以借助target自己的显示IO,如LCD屏,将打印信息直接显示在LCD屏上;如果target没有显示IO,也可以retarget到host端的terminal上;simulation仿真时,运行的C代码需要借助主机host的IO,将打印信息显示在simulation terminal上;原创 2022-12-25 21:28:39 · 2345 阅读 · 0 评论 -
UVM layering sequence for layered protocol
在OSI(Open System Interconnect )模型中,将网络结构分为7层,自上而下:应用层,表示层,会话层,传输层,网络层,链路层,物理层。每层都有相应的协议和对应的数据结构。IC中常见的如PCIe,USB,UFS等都是分层传输的协议。对于这些高速IP,其验证环境通常也采用分层结构,方便扩展和重用。UVM common architecture常见的UVM验证结构从功能上划分,也是层次化的,分为 test,scenario,functional,command,signal;UVC (原创 2021-12-01 20:32:05 · 1536 阅读 · 1 评论 -
UVM — 寄存器模型相关的一些函数
0. 引言 在UVM支持的寄存器操作中,有get、update、mirror、write等等一些方法,在这里整理一下他们的用法。 寄存器模型中的寄存器值应该与DUT保持同步,但是由于DUT的值是实时更新的,所以寄存器模型并不能实时知道这种更新,在寄存器模型中专门有个值来尽可能与DUT中寄存器的值保持一致,叫镜像值(mirrorred value)。寄存器模型中还有一个值叫期望值(desired value),这个值保存我们希望写入寄存器的值。比1. 函数1.1 set如...转载 2020-10-10 11:50:54 · 5569 阅读 · 0 评论 -
Verdi UVM Debug Mode 简单使用
待续原创 2020-06-23 20:10:27 · 20561 阅读 · 3 评论 -
Verdi Transaction Debug Mode 简单使用
目录文档与源码:介绍:准备:使用:待续:文档与源码:User Guide: Verdi_Transaction_and_Protocol_Debug.pdf in $VERDI_HOME/docVerdi online doc:https://solvnet.synopsys.com/dow_retrieve/latest/verdi/verdi_olh/index.htm#page/ //need log in SolvNet beforetestbench...原创 2020-06-23 20:10:47 · 6876 阅读 · 13 评论 -
【UVM】sequence 的启动方式
第一种:直接在tc中例化sequence,通过调用star函数指定sequencer启动。my_sequence my_seq;my_seq = my_sequence::type_id::create("my_seq");my_seq.start(sequencer); ## 括号中是sequencer的例化路径,也可以使用m_sequencer(m_sequencer为sequenc......原创 2019-10-26 16:35:39 · 16098 阅读 · 0 评论 -
uvm_table_printer
uvm_table_printer printer_name;UVM_FILE file_handle;in build_phaseprinter_name = new();printer_name.knobs.depth = 3; (Indicates how deep to recurse when printing objects. A depth of -1 mea...原创 2019-07-23 16:12:53 · 1861 阅读 · 0 评论 -
UVM中如何在monitor中调用driver的task/function
一般不会有这种情况,如果要实现,则需要在monitor中得到driver的实例,然后调用task/function。in monitor: xxx_driver drv_handle; $cast(drv_handle, uvm_top.find("*.drv")); drv_handle.task();uvm_top 为 uvm_root的唯......原创 2019-08-11 12:36:39 · 1807 阅读 · 0 评论 -
systemverilog OOP 单例模式 Singleton object UVM_TOP
UVM 源码中有使用到singleton object, 即单实例。 比如class:uvm_root, 有且只有一个实例。OOP中的设计模式有很多,单例模式(Singleton Pattern)是 Java 中最简单的设计模式之一。link:https://www.runoob.com/design-pattern/design-pattern-tutorial.htmlSingle...原创 2019-08-11 14:28:05 · 2319 阅读 · 0 评论 -
UVM Systemverilog SystemC EDA IP国外学习网站
http://www.testbench.in/ https://verificationacademy.com/ mentor的学习论坛,里面有UVM cookbook同时还包含练习代码以及testbench的模板代码 ...原创 2019-10-22 16:51:35 · 9485 阅读 · 1 评论