实例化pcie的差分时钟

FPGA实现的时候，实例化PCIE的IP

Pcie IP的实例化，本次实例化生成了如下IP pcie_x8g2_128

原理图输入的bank的时钟输入见下图

 此次需要调用FPGA的内部IP，把输入的差分时钟生成单个时钟，输入给PCIE IP 模块

其中调用的差分时钟变成单端时钟的模块名称如下：

IBUFDS_GTE4 # (.REFCLK_HROW_CK_SEL(2'b00)) refclk_ibuf (.O(sys_clk_gt), .ODIV2(sys_clk), .I(  pcie_refclk_p ), .CEB(1'b0), .IB( pcie_refclk_p));