40G/50G 高速网络接口

采用AXIS-Stream 接口

结构图如下：

 256 位 AXI4-Stream 端口
在“Configuration”选项卡下选中“Ethernet MAC + PCS/PMA with the 256-bit AXI4-Stream”选项时， 本节下所述端口可用。

AXI4_Stream 发射接口-256位信号

信号	I/O	时钟域	描述
tx_clk_out	输出		AXI 发射时钟。所有 TX 信号均以此时钟为参考
tx_axis_tready	输出	tx_clk_out	当设为高电平有效 (High) 时， 此信号指示 TX AXI 接口已准备好接受数据
tx_axis_tdata[255:0]	输入	tx_clk_out	AXI4-Stream 发射数据
tx_axis_tvalid	输入	tx_clk_out	AXI4-Stream 数据有效输入
tx_axis_tuser	输入	tx_clk_out	AXI4-Stream 用户边带接口。 1 指示包无效。 0 指示包有效。
tx_axis_tlast	输入	tx_clk_out	AXI4-Stream 信号， 指示以太网包结束
tx_axis_tkeep[31:0]	输入	tx_clk_out	AXI4-Stream 数据控制

数据通道映射 – TX

对于发射数据 tx_axis_tdata[255:0]， 端口按逻辑分割为通道 0 到通道 31，每个通道代表8 bit

tx_axis_tdata 通道

通道/tx_axis_tkeep	tx_axis_tdata[255:0] 位
0	7:0
1	15:8
2	23:16
…	…
31	255:248

AXI4-Stream 接收接口 - 256 位

信号	I/O	时钟域	描述
rx_core_clk
rx_axis_tdata[255:0]	输出	rx_core_clk	AXI4-Stream 数据
rx_axis_tvalid	输出	rx_core_clk	AXI4-Stream 数据有效，当此信号设为1时，RX AXI总线上存在有效信号
rx_axis_tuser	输出	rx_core_clk	AXI4-Stream 用户边带接口。 1 指示包无效。 0 指示包有效。
rx_axis_tlast	输出	rx_core_clk	AXI4-Stream 表示包结束
rx_axis_tkeep[31:0]	输出	rx_core_clk	AXI4-Stream 数据控制，连接到上层

在 256b 包接口模式下， TX 和 RX AXI4-Stream 接口同步到单一输入时钟， rx_core_clk 通常由 tx_clk_out 驱动。

详细见xilinx的开发手册《pg211-50g ethernet xxx》