7 series_clocking
时钟资源
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7系列FPGA Spartan7 密度最低,成本最低;K7 性价比最高(对应的高速收发器是GTX);V7 性能最高,但是成本最高; Artix®-7对容量做了升级
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Ultrascale分类:
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七系列FPAG高速收发器资源:Spartan7里边没有
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时钟架构:全局时钟树,全局时钟网络:外部到来的时钟,怎么保证到达每个D 触发器的时间一样,经过全局时钟树,
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区域时钟树:
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. Global clock buffers (BUFGCTRL, simplified as BUFG throughout this user guide)全局时钟缓冲器
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The horizontal clock buffer (BUFH/BUFHCE) 水平时钟缓冲器
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BUFG(32个全局时钟线),位置在时钟主干上,被Horizontal Center 水平中心分为上边16个,下边16个
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BUFH:水平时钟缓冲器
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BUFG 全局时钟缓冲器
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Horizontal Center 水平中心
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水平时钟行
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外部的时钟接入全局时钟网络,专用时钟引脚(HROM)
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CLB:CLB可编程逻辑块儿,一个CLB包含两个slice,一个slice包含4个6输入查找表、三个选择器、一个进位逻辑和八个D触发器,然后slice分为三分之二个slicem和三分之一个sliceL,slicem可以配置成64kb的
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24个CMT(时钟管理器),一个CMT包含一个MMCM(混合时钟管理器)和一个PLL
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MMCM和一个PLL有什么区别:PLL是MMCM的一个子集,MMCM 可以进行无限精细的动态相移
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BUFIO:驱动I/obank,给i/o bank 提供时钟
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BUFR:区域时钟;BUFMR 多区域时钟
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区域时钟如何接入到全局时钟:将BUFR连接到BAUG
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External Clock 外部时钟,
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七系列FPAG时钟架构:1-24个时钟区域(50个CLB,一个IOBANK)
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CC引脚:
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SRCC:单区BUFR
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MRCC:多区BUFMR
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时钟资源
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时钟区域、数量1~24,XC160TFFG676-2有10个CMT
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时钟架构
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CMT:一个CMT包含一个MMCM和一个PLL,MMCM可以进行无限精细的动态相移
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CC:
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原语/各类时钟缓冲器
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高速收发器资源
ug474
逻辑资源
Configurable Logic Block:可配置逻辑块
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关键词
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About This Guide 关于本指南:
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Logic synthesis 逻辑综合
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look-up tables 查找表(LUTS)
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shift Register 移位寄存器
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sequential 时序
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combinatorial 组合
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CLB Overview 概述
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CLB:D触发器在CLB里边
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在FPGA实现时序逻辑和组合逻辑主要时钟的是CLB 的逻辑资源
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一个CLB里边包含两个slice, 一个slice包含4个6输入查找表,三个选择器(MUX),一个进位逻辑(carry logic),8个D触发器
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查找表:
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Slice(slices 和 slicel 的数量关系) :大约三分之二的slices 和 三分之一的slicel,
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Device Resources 设备资源
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一个查找表有1.6个逻辑资源,XC7K160tffg676-2,赛灵思K-7系列,有160k个逻辑资源,ffg-表示封装类型
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一个逻辑单元:包含一个四输入查找表和一个D触发器
UG473
存储资源
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Block RAM :是块ram 大小(36kb、18kb)
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DRAM是分布式ram
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块RAM和DRAM的区别:
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三种类型:简单双端口ram(SDP)
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读写模式输出具有三种工作模式(读期间写) wirite first , read first , no change,时序
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write first: 将新写入的数据输出到输出总线上
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read first:在写入新数据时,输出以前存储的数据,
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no change:NO_CHANGE maintains the output previously
generated by a read operation.写完了在输出
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真双端口ram 在使用过程中如何避免这种冲突
UG479
DSP资源
Series DSP48E1 Slice DSP 资源
算法、内部乘法器
DSP 数字信号处理
Pre-adder 预加器
乘法器
Primitive 原语
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language template
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搜索 ram-velilog语音-k7系列-选择对应的ram 复制
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#()写在文件名和例化名之间,作用是传参
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#()需要设置的东西
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“”是转化为ASCI码,$GRNMC
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大小 “36kb”or"18kb",DEVICE 系列,0 or 1 加不加寄存器在结束的时候 7. DSP结构:DSP数字信号处理,在FPGA中.DSP有4个输入,1个输出,一个双B寄存器一个预加器.一个25x18的乘法器(预加器出来的值与双B寄存器输出的值可以在这进行乘法运算),一个算术逻辑单元进行哪种模式的运算,(加、减、逻辑运算)它有X,Y,Z三个选择器,ALUMODE控制算术逻辑单元进行哪种模的运算,最后输出运算的结果,INMOOE控制预加器和双B寄存器.CARRYIN进位输入,OPMODE控制X,Y,Z三个选择器
Overview 概述
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Xilinx® 7 系列 FPGA 包括四个 FPGA 系列,这些系列均专为最低功耗而设计,使通用设计能够跨系列扩展,从而实现最佳功耗、性能和成本。Spartan-7® 系列是 7 系列产品组合中密度最低、成本最低的入门级产品。Artix-7® 系列针对成本敏感型大批量应用,针对最高的每瓦性能和每瓦带宽进行了优化。Kintex-7® 系列是一类创新型 FPGA,针对最佳性价比进行了优化。Virtex-7® 系列针对最高的系统性能和容量进行了优化
XADC
1MSPS 相当于一兆采样
Converter 位宽/采样宽度
Contral registers 控制寄存器
states registers 状态寄存器
Analog-to-Digital Converter ADC 模数转化
sysitim on chip 片上系统 系统级芯片:该有的都有,功能比较齐全的才叫系统
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XADC(双通道12bit 1MSPS ADC,片上传感器(温度电压))
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7系列部分是没有XADC(SPARTEN-7),那些系列有:
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采样率:是多少 1兆采样每秒
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读 温度、电压用公式转化
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XADC包括一个双12位,每秒1兆采样(MSPS)ADC和片上传感器。 这些ADC为一系列应用提供了通用的高精度模拟接口。双ADC支持多种工作模式,ADC最多可以访问17个外部模拟输入通道。
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要读取XADC里的数据用哪种方式:通过DRP,用JATC 和FPGA的内部链接
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XADC 测量:第一个是温度、第二个是电压,第三是测量外部输入的模拟量
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XADC的结构:温度传感器、电压传感器(VCCINT核心电压、VCCAUX 辅助电压)、MUX(选择器)、外部模拟输入(17路模拟输入)、ADCA(可以测温度、电压、外部模拟输入)、ADCB(只能对模拟量进行模数转化)、控制寄存器(Contral Registers可写可读)、状态寄存器(Status Registers只读)、DRP、JTAG、FPGA Interconnect(调源语)
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ADC的工作原理:采样保持量化编码
UG471 I/O资源
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第二章DDR资源
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high-performance(HP)高性能,high-range(HR)高范围I/O banks
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HP I/O banks和HR I/Obanks的区别:电平标准,HP不支持1.8V以上,HR不支持3.3V以上
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上电顺序和断电顺序:核心电压先上电
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DPI数字阻抗技术,只存在于HP I/O banks上
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调用源语:Language Templates
总结
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HP、RP 区别:电平标准和DCI
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VCCO
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DCI是什么数字阻抗技术,为什么有这个技术
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原语:IBUF/IBUFG IBUFDS/IBUFGDS
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差分时钟进入到FPGA里需要调用原语IBUFDS/IBUFGDS
ADC的工作原理:数模转化是怎么进行的