Verilog语法中defparam用法

最新推荐文章于 2024-04-27 09:47:14 发布
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分类专栏： verilog
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有的时候仿真希望仿真跑的快点，再不修改实际工程代码的前提下，可以通过defparam 对程序中的paramameter 进行二次赋值，该值只对仿真过程中有效，不影响实际仿真结果
例如：程序中有3个变量
在这里插入图片描述

再测试激励中通过下面语句进行二次更改：
在这里插入图片描述
注意划线部分是例化名字

仿真效果：
在这里插入图片描述

																																		完！
FPGA_Linuxer
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