100%提升信号完整性:阻抗匹配在高速SerDes中的实践与影响

一个高速信号SerDes通道(例如PCIe、112G/224G-PAM4)包含了这些片段:

  • 传输线
  • 连通孔(PTH or B/B via)
  • 连接器
  • 高速Cable
  • 锡球(Ball and Bump)

我们会希望所有的片段都可以有一致的阻抗,以求讯号不会有太多的反射。 可是事实是这些片段有着自己本身结构的问题,要完全达到相同的阻抗设计难度是不可能的,我们能做的只有尽量去减少阻抗的跳动。 例如下面这张TDR图,设计阻抗在95Ohm,扣除test fixture外,我们控制阻抗在95上下10%,这样通道的SI特性才会好!

 

PCB阻抗匹配

通道的每个片段都有其阻抗,这些阻抗都应该要接近芯片IP的内部阻抗,比如PCIe=85Ohm、112G SerDes=100Ohm,我们将其称作阻抗匹配。 一个阻抗匹配的通道(或者说是Transparent Channel),通道的反射是很低的,反射系数会趋近于0,系统SI工程师理应寻求管道将通道阻抗控制在一定的范围内。

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