HLS编程环境入门

1.HLS是什么？与VHDL/Verilog有什么关系？

HLS是高层综合（High level Synthesis）
是将C或者c++语言编译为FPGA能够读懂和运行的RTL级别的语言

vhdl与verilog的区别为：

1、vhdl：vhdl主要用于描述数字系统的结构，行为，功能和接口。
2、verilog：verilog以文本形式来描述数字系统硬件，可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
3、vhdl：vhdl来自ADA，语法严谨，比较难学，在欧洲和国内有较多使用者。
4、verilog：verilog来自C 语言，易学易用，编程风格灵活、简洁，使用者众多，特别在ASIC领域流行。

2.HLS有哪些关键技术问题？目前存在什么技术局限性？

关键技术
1、将高级语言转化为RTL电路
2、循环优化，并行处理

局限性

1.HLS编译器问题
HLS编译器是静态工具，对理解代码的动态特性没有任何帮助。
2.如果是简单的逻辑问题，用HLS会显得比较麻烦。
3.HLS现在来说对于开发人员要求较高。