FPGA的NIOS-II开发入门

最新推荐文章于 2023-04-14 16:16:26 发布
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文章标签： 嵌入式
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本文链接：https://blog.csdn.net/kelezaji/article/details/118656152
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本文介绍了FPGA的NIOS-II开发流程，包括使用Qsys进行系统集成，添加Nios II Processor、On-Chip Memory、JTAG UART和System ID Peripheral，配置硬件设计，创建顶层文件，以及进行软件设计和下载硬件与软件到FPGA。通过实例展示了字符显示和流水灯的设计，提供了一个完整的嵌入式FPGA项目实践。
摘要由CSDN通过智能技术生成

目录

字符显示

Qsys

是一个系统集成工具
名称
最先版本中名为SOPC Builder，最新版本名为Platform Designer
SOPC的含义
可编程片上系统（采用编程方法将整个系统集成到一个芯片上）
Qsys作用
①通过集成IP核快速实现SOPC系统
②自动创建IP核之间的互联逻辑

硬件设计

打开 Platform Designer
在这里插入图片描述
保存文件至项目文件夹
在这里插入图片描述

①系统时钟的设置
双击clk_0，设置时钟频率为50M
在这里插入图片描述
②Nios II Processor的添加
在搜索框中，输入nio，找到Nios II Processor，点击Add
在这里插入图片描述
保持默认配置，选择Finish
③On_Chip Memory的添加
在搜索框中，输入on_chip，找到On_Chip Memory，点击Add
在这里插入图片描述
在这里插入图片描述
设置大小为10K，所有参数保持默认选项，点击finish完成
④添加 jtag uart
所有参数保持默认选项，点击finish完成
在这里插入图片描述
保持默认配置
在这里插入图片描述
⑤System ID Peripheral的添加（作用：为Nios II生成一个ID号）
在搜索框中，输入sys，找到System ID Peripheral，点击Add
在这里插入图片描述
保持默认设置
在这里插入图片描述
IP核的连接
clk，reset，datamaster需要和其他所有IP核连接，nios ii的指令端口instruction_master)只与存储器进行连接，nios ii中的jtag_debug_model_reset与外部IP核进行连接 。

在这里插入图片描述
对Reset Vector和Exception Vector的设置
设置完成后，选择Finish
在这里插入图片描述

选择System->Assign Base Address
在这里插入图片描述
使用FPGA资源
选择Generate->Generate，默认设置，点击Generate，选择Save
在这里插入图片描述
新建一个文件夹，进入新建文件夹，填写文件名称，保存
生成完成，点击close

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kelezaji
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