基于FPGA的QSPI PSRAM制器设计及测试实验（1）——原理

背景

AP Memory QSPI协议的PSRAM最少仅需6根IO即可实现最高67MB/s带宽的数据传输，以高性价比满足各种小型物联网设备应用。
PSRAM在SIP或整合到系统板前，为更好的了解PSRAM功能特性，取SOP 8 package封装样品，在Intel FPGA平台进行功能测试。

FPGA电路设计思路

平台：Cyclone V Intel FPGA
Device：QSPI PSRAM， 包含PIN脚：4*IO ,SCLK , /CE, VDD, VSS
工作原理: 搭建基于FPGA的PSRAM测试平台。在FPGA上搭建基于NIOS II的软核系统，通过软件配合底层FPGA逻辑可灵活控制PSRAM的数据及寄存器读取。

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RTL概览

RTL表示FPGA底层逻辑的工作原理

PLL产生相位相差45°的两路时钟，用于提供PSRAM的时钟和命令发生。
软件端产生的指令，通过PC_output寄存器传送至命令解析模块（Data_from_pc），分别解析出访问PSRAM所需的地址(Address)，命令(Command)，访问数据(Data)及访问数据的长度(Length)。这些寄存器再通过Controller模块转换为PSRAM可识别的同步时序，并直接传输至相应的PIN脚。
而当PSRAM需要回传数据时，Controller模块会将采集有效数据通过fifo模块上传至Sopc，Sopc内部通过再总线上传至软件端。

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状态机设计

State Machine 1 状态机用于解析来自PC端的32位指令。该指令根据不同标志位(FA,A1,A2,A3,A4)，顺序采集到有效信息（command,address,data,number)

State Machine 2 状态机用于将信息转化为PSRAM可识别的同步时序。下图展示部分指令Read,Write,MRW,MRR,Reset。

后续

该系统可延伸为多接口，多个PSRAM并行测试，为更多项目提供解决方案。

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