Xccela OPI PSRAM之DQS时钟线的设计（二） —— AP memory

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前言

AP Memory Xccela OPI PSRAM是一款小容量，体积，低功耗，高带宽的IOT存储器。了解DQS/DQ的三态传输，会更有助于前期FPGA端样片测试。

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一、三态门

三态门的逻辑符号如下：
顾名思义，三态门就是有三个状态的存在：逻辑1，逻辑0，高阻态。
而在门电路中，用使能信号EN来控制状态的转变，下面作简单的表示：
当EN = 1时，输入端数据A能直接传输至输出端Y；
当EN = 0时，输入端至输出端的路径就相当于被切断（图b中为开关断开），此时就位高阻态，引脚Y能感受外接的电平，并回传至A端。
从硬件的角度来看，三态门的作用就是能使单根IO口复用为输入/输出( INOUT port)

二、PSRAM INOUT口（DQ/DQS)的使用方法

1. Verilog三态表示方法

PSRAM DQS信号其中一个重要的作用就是作回读数据DQ的采集时钟，此时DQS是作为输入引脚。但在向PSRAM写数据时，DQS又是作为输出引脚。所以DQS在FPGA测试时，需要将其配置为INOUT输入/输出口，具有三态功能。
以DQ举例，在RTL图中，三态门的表示方式如下图，具备上文讲述的DATAIN（输入端）, OUT0（输出端）,OE（使能）。

Verilog表示方式也很简单。 hz_en为高时，dq为高阻; hz_en为低时，dq为输出模式，输出数据放于dq_reg。

2.数据三态传输

当DQ配置为INOUT三态口时，下图表示8bit数据DQ三态传输方式。
当向PSRAM写数据时，DQ作为output口，从controller端随着时钟输出（dq output)；
当回读PSRAM端数据时，DQ作为Input口，从外部随着时钟传入dq_p寄存器（dq input);
*此图未标出，其实输入时钟CLK就是由PSRAM DQS所提供。

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总结

我们知道，DQS是与DQ数据同步从PSRAM出来的，但是为了满足建立保持时间，我们会将DQS进行一段Delay后，再作为时钟来采集数据DQ。下章会讲解DQS如何Delay，以及如何Delay能稳定采集到数据DQ。

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