set_multicycle_path相关

最新推荐文章于 2024-07-14 18:45:52 发布
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分类专栏： FPGA
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set_multicycle_path命令

命令语法

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  • 默认情况下，建立时间的path_multiplier为1，保持时间的path_multiplier为0
  • 默认情况下，建立时间的path_multiplier是相对于目的时钟而言的(即默认使用了-end选项)；如果需要相对于源时钟来设置建立时间的path_multiplier，则需要使用-start选项
  • 默认情况下，保持时间的path_multiplier是相对于源时钟而言的(即默认使用了-start选项)；如果需要相对于目的时钟来设置保持时间的path_multiplier，则需要使用-end选项
  • 保持时间和建立时间是相关联的。当使用-setup选项设置多周期路径时，不仅仅修改了setup关系，同时也修改了hold关系，因此通常也需要再设置-hold选项。
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setup/hold relationship释义

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多周期约束前后对比

使用多周期约束前，可以看到源时钟与目的时钟同频同相，发起沿（launch edge）与捕获沿（capture edge）相差1个时钟，
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当仅仅对建立时间进行约束后，

set_multicycle_path 2 -setup -from [get_pins data0_reg/C] -to [get_pins data1_reg/D]
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这时能够看到建立时间的捕获沿与发起沿（launch edge）相差2个时钟了；但保持时间的关系也改变了，已经随捕获沿的移动而移动了，为了将保持时间的关系修正回来，需要使用-end选项将保持时间关系中的目的时钟后退一下，

set_multicycle_path 1 -hold -end -from [get_pins data0_reg/C] -to [get_pins data1_reg/D]

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此时建立时间、保持时间关系才是正确的。

源时钟和目的时钟是同一时钟

set_multicycle_path N -setup -from [get_pins data0_reg/C] -to [get_pins data1_reg/D]
set_multicycle_path N-1 -hold -from [get_pins data0_reg/C] -to [get_pins data1_reg/D]

对于源时钟和目的时钟是同一时钟的情况而言，保持时间设置中的-end（backward）选项可以忽略，原因是 发起沿前移和捕获沿后退的效果是等价的，如下图所示，
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源时钟和目的时钟存在相移

默认情况下,STA工具对建立/保持时间的分析方式
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慢时钟域到快时钟域

默认情况下,STA工具对建立/保持时间的分析方式
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set_multicycle_path N -setup -from [get_clocks CLK1] -to [get_clocks CLK2]
set_multicycle_path N-1 -hold -end -from [get_clocks CLK1] -to [get_clocks CLK2]
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快时钟域到慢时钟域

默认情况下,STA工具对建立/保持时间的分析方式
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set_multicycle_path N -setup -start -from [get_clocks CLK1] -to [get_clocks CLK2]
set_multicycle_path N-1 -hold -from [get_clocks CLK1] -to [get_clocks CLK2]
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使用总结

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博文链接

换位思考多周期约束
SDC(3)–set_multicycle_path 最关键的一张图
亲身经历华为海思面试，专业问题分享解析
vivado 多周期路径设置
sdc中set_multicycle_path的解释
FPGA STA(静态时序分析)

山音水月
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专栏目录
多周期路径约束（set_multicycle_path ）
Arist.
04-25 4490
1.由慢到快的多周期约束 如下图所示，发射时钟周期是接受时钟周期的4倍。默认情况下，按照1T原则来进行静态时序分析和布局布线的。即建立时间是在发射沿后的第一个捕获沿检查，而保持时间是同一时刻下源时钟和捕获时钟的触发边沿下检查的(建立时间检查边沿的前一个触发沿)。 但是这样导致的问题就是该路径过于苛刻，为了满足这条路径的要求，不得不放弃其他路径。或者根本没办法保证这个默认的约束。总之最终造成...
静态时序分析—多周期路径（set_multicycle_path）
m0_61544122的博客
06-23 1616
set_muticycle_path常用情景
多周期路径及set_multicycle_path详解
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Jackiezhang1993的博客
08-20 3万+
默认情况下，每条路径都被定义为单周期，即源触发器在时钟的任一边沿启动（launch）的数据都应该由目的触发器在时钟的下一上升沿捕获（capture）。 有的设计需要在数据被捕获前提供一些额外的周期，这类路径被称为多周期路径。 一、set_multicycle_path命令 命令格式如下： set_multicycle_path .........
set_multicycle_path
WitransFer
06-13 690
多周期路径 利用这一约束可以修改STA时序分析的建立和保持关系。 单周期路径 默认情况下Vivado执行单周期的检查。 setup 一个周期 hold零个周期 如下图所示： 建立 建立关系是发送沿和捕获沿的关系。 建立要求 = 捕获沿 - 发送沿 STA实际会找到所有的建立要求，在图中仅画出最严苛的情况，因为STA时序只计算最严苛的情况，也就是建立要求的最小值，我们知道正常情况下，setup是正数才对，而正得越多建立的松弛（建立后的余量，越容易达到建立条件）越多，对应数值越大，所以这里要选择小的，
时序约束进阶一：Set_multicycle_path详解
最新发布
zyp626的博客
07-14 1164
1、multicycle的multiplier值在setup中默认为1，在hold中默认为0（理论分析上，实际不可设置）2、multicycle约束是在默认的边沿分析对基础上根据约束对发起时钟或捕获时钟边沿进行修改针对三种典型场景的多周期约束如下。
set_multicycle_path 多周期约束
weixin_45912567的博客
09-20 2819
一、时序引擎是如何进行建立时间和保持时间分析的 setup检查 时序引擎会找出发起时钟和捕获时钟的最小公共周期，然后在最小公共周期内找到所有发起时钟沿和捕获时钟沿的所有可能情况，并在所有情况中挑选出最严苛的情况确定launch edge 和capture edge. hold time检查 保持时间要求是以建立时间要求为基准的。 有两种保持时间发起沿和捕获沿确定方法： a.当前建立时间发起沿产生的数据不能被当前建立时间捕获沿的前一个时钟沿捕获； b.当前建立时间发起沿的下一个有效沿产生的数据不能被当
（FPGA时序约束）set_multicycle_path详解
chengding0389的博客
04-19 1619
和set_max_delay/set_min_delay一样属于时序例外的一种。时序例外在之前的文章中讲过，如果不去约束的话，可能会造成时序资源的浪费，不因该分析的分析了，不应该优化的优化了，不应该这么严格去分析的也这么严格的去分析了，跑这样的程序浪费电脑资源，同样也会增加运行时间。时序例外有几种：（1）set_false_path：直接设置不分析（2）set_max_delay/set_min_delay：直接覆盖默认requirement。
时序例外_Timing Exceptions_Multicycle Paths(set_multicycle_path)
flypassion的博客
09-21 1416
1、多周期路径约束目的？ 多周期约束允许根据设计的时钟修改路径的建立保持时间。默认情况下Viavdo时序分析引擎是单周期分析的，这样的话不适合具体的逻辑路径，会对某些路径造成过约束。 多周期路径最常见的例子就是数据在逻辑路径末端稳定需要多个时钟周期，而不是一个。路径的始端和末端允许路径控制，Xilinx建议使用多周期约束放松对建立时间的需求。保持时间需求保持与建立时间的默认关系，也可以根据设计...
（146）DC综合set_multicycle_path设置？
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综合就是把行为级的RTL代码在工艺、面积、时序等约束下转换成对应的门级网表。综合是使用软件的方法来设计硬件，然后将门级电路实现与优化的工作留给综合工具的一种设计方法。它是根据一个系统逻辑功能与性能的要求，在一个包含众多结构、功能、性能均已知的逻辑元件的单元库的支持下，寻找出一个逻辑网络结构的最佳实现方案。即实现在满足设计电路的功能、速度及面积等限制条件下，将行为级描述转化为指定的技术库中单元电路的连接。
sdc中set_multicycle_path的解释
zyn1347806的博客
07-29 2万+
最近遇到了set_multicycle_path的问题，网上看到几篇文章有些有自相矛盾的地方。自己研究了半天先将自己的理解整理如下。理解错误之处欢迎指正。 该命令的格式如下 set_multicycle_path path_multiplier [-setup|-hold] [-start|-end]-from <StartPoint> -through <ThroughP...
MultiCycle 中文操作说明
09-12
流式细胞学软件，细胞周期分析软件，MultiCycle 中文操作说-
深入讲解set_multicycle_path多周期约束---实战篇
weixin_44109405的博客
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设计一个FIFO并且在VIVADO中进行时序约束和时序分析。 1. demo背景 设计一个异步的FIFO； 2. FIFO时钟的周期约束 3.用VIVADO时序分析工具分析多周期约束
【Time4】set_multicycle_path
1615549892
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https://blog.csdn.net/qq_41332806/article/details/105728866
深入浅出讲透set_multicycle_path，从此彻底掌握它
weixin_37584728的博客
06-09 1万+
深入浅出讲透set_multicycle_path，从此彻底掌握它 点击标题下「蓝色微信名」可快速关注 今天在跑 PR flow 后 debug timing 时，发现前端给的 constraint 中存在一点问题，若干地方的时序本可以设置 multicycle 的 path，给漏设了，直接影响工具对 design timing 的优化力度。因此，小编打算写一篇文章来介绍下 multicycle path 的概念和用法，同时也带领大家复习下 setup 和 hold 的时序检查机制。 通常情况下，两个同步的
深入讲解set_multicycle_path多周期约束---理论篇
weixin_44109405的博客
01-31 2万+
网上看了一些有关多周期约束的一些文章，有些只给出了结论，有些讲得不太透彻，最后看完可能还是云里雾里的。所以本人在阅读一些网上资料的同时，结合Xilinx的UG903和UG906写了一些体会，仅供参考，如有错误，欢迎指正。 1.为什么要进行多周期约束。 2.周期约束宗旨。 3. 相同时钟域的多周期约束。 4.同周期有相位差的两个时钟。 5.慢时钟到快时钟的多周期约束。 6. 快时钟到慢时钟的多周期约束。
时序约束之 set_multicyle_path （2）
cigarliang1的博客
08-07 690
（本文参考xilinx官方文档，ug903） 本文讲解launch clk和capture clk在不同时钟域的情况。分两种情况讲解，slow to fast和fast to slow，即慢时钟到快时钟和快时钟到慢时钟域。 一、slow to fast 做如下假设：Tclk1 = 3Tclk2 在默认情况下，setup edge和hold edge的关系如下： 使用如下约束： set_multicycle_path 3 -setup -from [get_clocks CLK1] -
静态时序分析：SDC约束命令set_multicycle_path详解
前进，才知道自己的渺小
03-10 2305
静态时序分析本章将继续上章的步伐，讨论第二个点到点时序时序例外命令set_multicycle_path，它能改变默认的单周期时序路径分析模式，这会影响时序路径的建立/保持时间的检查方式。
set_multicycle_path的用法
05-27
set_multicycle_path命令用于设置时序约束中的多周期路径。在多周期设计中，某些信号不仅可以在一个时钟周期内到达目的地，而且可能需要多个时钟周期。在这种情况下，就需要使用set_multicycle_path命令来设置多周期路径的时序约束。 set_multicycle_path命令的语法格式如下： ``` set_multicycle_path -setup|-hold|-recrem <value> [-from <start_point>] [-to <end_point>] [-rise|-fall] [-through <through_point>] [-end [<max_paths>]] [-start [<max_paths>]] [-name <path_name>] [-setup_rising|-setup_falling|-hold_rising|-hold_falling] ``` 其中，选项说明如下： - -setup: 设置多周期路径的setup时序约束。 - -hold: 设置多周期路径的hold时序约束。 - -recrem: 设置多周期路径的recovery/removal时序约束。 - <value>: 多周期路径的时序约束值。 - -from <start_point>: 指定多周期路径的起始点。 - -to <end_point>: 指定多周期路径的结束点。 - -rise|-fall: 指定多周期路径的信号变化类型。 - -through <through_point>: 指定多周期路径的中间点。 - -end [<max_paths>]: 限制最大终止点数。 - -start [<max_paths>]: 限制最大起始点数。 - -name <path_name>: 设置多周期路径的名称。 - -setup_rising|-setup_falling|-hold_rising|-hold_falling: 指定时序约束的时钟边沿类型。 需要注意的是，set_multicycle_path命令设置的多周期路径时序约束会在后续的时序分析中起作用，因此在设计中合理使用set_multicycle_path命令非常重要，能够有效提高设计的时序性能。
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