SoC芯片设计流程

SoC设计是从整个系统的角度出发的，主要包括模型算法、芯片架构、各层次电路直至器件的设计。从硬件设计角度来看，在确保芯片function正确的条件下，芯片的面积（A）、性能（P）、功耗（P）是衡量一颗芯片是否成功的重要技术指标，即PPA。

设计定义说明（spec）

主要描述芯片设计总体架构、规格参数、模块划分、使用的总线以及各模块详细定义等。

顶层模块集成

将各个不同功能的IP整合在一起，一般包括自主研发设计的和向其他公司购买的，形成一个完整的设计。一般使用verilog语言进行电路的设计。

前仿真

一般也叫RTL级仿真，通过EDA公司的仿真工具验证电路的logic function是否有效。在前仿真时，没有时序信息。

综合（DC）

使用EDA工具将RTL级设计转换成门级网表（netlist），在综合过程中EDA工具会根据约束条件进行电路的优化，约束条件包括：timing、power、area。

版图布局规划

主要包括：I/O位置的确定，定义power和接地的位置；模块放置；供电设计，对整改芯片进行供电网络的设计。

功耗分析

设计的多个步骤都会涉及到功耗的分析，特别是对功耗要求高的芯片，一般会对芯片进行power domain的划分，使用PTPX工具对各个层级和模块进行动态和静态功耗的分析。

单元布局布线

主要是是定义每个标准单元的摆放，使用EDA工具进行优化，引入真的连线信息，包括：电阻，电容等。

静态时序分析

静态时序分析是一种穷尽的分析方法。它通过对电路中所有路径上的延迟信息进行提取分析，计算出信号在路径上的延迟，找出违背时序约束的error，比如是否满足建立时间和保持时间。

形式验证

指的是逻辑上的等效性检查。它不需要输入测试向量，而是根据电路的结构判断两个设计是否在逻辑上是相等的。形式验证一般用于比较RTL代码之间、门级网表与RTL代码之间，以及门级网表之间在修改前后功能是否一致。

可测性设计（DFT）

目前的soc设计中一般都会加入DFT设计，通过插入扫描链，增加电路内部节点的可控性和可观测性，以达到提高测试效率的目的。一般属于中端设计。

时钟树综合

指的是芯片内部全局或局部平衡的时钟链的构造。分布在芯片内部寄存器与时钟驱动电路构成的树状结构，被称为时钟树。

寄生参数提取

寄生参数是提取版图上内部互联线上产生的寄生电阻和电容值。这些信息会生成反标文件。用于静态时序分析和功耗分析。

后仿真

利用在布局布线后获得精确延迟信息参数和网表进行仿真，验证网表的功能和时序是否正确。

物理验证

物理验证是对版图的设计规则检查（DRC）及逻辑网表和版图网表比较。