电路设计方法概述

HDL：硬件描述语言，将电路设计变为程序设计

verilog HDL 和 VHDL是目前两种常用的HDL语言

System Verilog：将数学公式转换成 电路和数学模型间的仿真情况

数字集成电路的 软核、固核、硬核

        软核：经过功能验证、5000门以上的可综合Verilog HDL或VHDL模型（可更改）

        固核：指在ASIC和FPGA器件上，经过综合验证、大于5000门以上的电路网表文件
                （可修改空间较小）

硬核：在ASIC器件上，经过验证的、大于5000门以上的电路结构版图掩模（无法修改）

电路设计流程：

        总体方案—>系统建模—>RTL编码—>功能验证—>综合时序验证—>物理综合/布局布线
        —>物理验证—>原型建立和测试—>工艺实现

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笔记原文：
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