Cadence Virtuoso 画图遇到的bug记录

最新推荐文章于 2024-05-11 02:41:36 发布

lj_yykj

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文章标签： bug

本文链接：https://blog.csdn.net/lj_yykj/article/details/136749359

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1. 画反相器版图DRC遇到的问题

（1）在smic18的库中，每个CT必须是0.22u的尺寸，不能大也不能小。尺寸不符合会报尺寸的错误，还会报CT打在了SN/SP边界的错误。

（2）SN和SP必须包围露出AA区域的多晶硅0.35um以上。

（3）在strech时候如果选不中相关层的图形，可以在LSW里限定可选的层。

2. 画反相器时候LVS遇到的问题

（1）画原理图时自动在VCC和GND后面加了！，所以版图的金属上打标签的时候也要加上！

（2）LVS的设置，不然会报“Invalid PATHCHK...”的错误

确定要放弃本次机会？

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Cadence SPB17.4 - Allegro - 铺铜后DRC报错

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DRC时发现出现了大量off grid check错误，经过种种问题排查，发现最终问题是出在Align的自动对齐工具上，如下图所示，我设置了电阻之间的间距为1，最开始的Options里的Grid Controls里的X和Y的Snap。Spacing 全都设置为了0.005。逆天的是对齐后从其中一个电阻开始间距变的不是1而是 1.001了，解决方法是手动矫正。

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2.初步了解DRC常用的一些规则命令后，对DRC报错的地方进行修改，对密度和面积的问题不会影响LVS结果，可以fix掉。可以通过Q编辑相应mos属性来修改，把bodytype 改为直接相连，在这里也可以关闭它自动生成的NW和imp layer，自己画了。按网上的方法查到自己ID和lisense文件目录后，却发现无法修改root权限的文件。解决办法：在要修改的文件夹目录下，su root 输入passward进入root权限，chmod 666 文件名即可修改为可读写模式。

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Cadence是一种流行的EDA（电子设计自动化）软件，用于设计电路版图和执行 DRC（制造规则检查）。Cadence软件提供了强大的功能和工具，可以帮助电路工程师设计复杂的电路，并确保设计符合制造规则。当设计电路版图时，我们首先需要选择适当的器件和元件来构建电路。Cadence提供了一个库，其中包含了各种各样的器件和元件，包括晶体管、电容、电阻等。我们可以从这个库中选择并拖放这些器件到版图中，并通过连接线连接它们以形成一个完整的电路。设计完成后，我们需要执行DRC来确保设计符合制造规则。DRC是一个必要的步骤，因为制造规则包含了与电路在物理上布局有关的限制。通过执行DRC，我们可以检查电路版图是否满足这些限制，并在需要时做出调整。在Cadence中执行DRC是相对简单的。我们首先需要设置DRC规则，这些规则通常由制造商提供。然后，我们可以运行DRC检查来验证电路版图。检查过程中，Cadence会检查元件的间距、线宽、层间间隔、电连通性等。如果检查结果显示有违反制造规则的地方，Cadence会生成相应的错误报告，指出具体的问题所在。通过使用Cadence的设计电路版图和执行DRC功能，我们能够更轻松地设计复杂的电路，并确保设计与制造规则相符。这可以帮助我们节省时间和精力，并最大限度地提高电路的可靠性和性能。