modelsim10.4仿真错误Error: (vlog-7) Failed to open design unit file "XXXXX" in read mode解决办法

最新推荐文章于 2024-04-01 18:44:14 发布
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分类专栏： 数字电路 文章标签： modelsim
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在使用modelsim10.4在进行功能仿真的时候，手动操作下来程序是能正确仿真的。但当我编写do文件来代替手动操作来进行仿真的时候，会出现Error: (vlog-7) Failed to open design unit file "D:/diamond" in read mode。

do文件编写如下：

 

exit -sim
vlib work
vmap work work
vlog D:/diamond projects/cpu_if/src/cpu_if.v
vlog D:/diamond projects/cpu_if/testbeach/test_cpu_if.v
vsim -gui -novopt work.test_cpu_if
add wave -noupdate /test_cpu_if/*
run 4000ns

看了报警信息之后，原来是工程目录中有空格diamond projects，modelsim寻找的目录为diamond，而不是diamond projects;

 

解决办法有二个：

第一：把目录中的空格去掉，修改为diamond_projects

第二：把整个文件的地址用大括号括起来，如下所示

 

vlog {D:/diamond projects/cpu_if/src/cpu_if.v}
vlog {D:/diamond projects/cpu_if/testbeach/test_cpu_if.v}

 

 

 

 

 

马中马
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ModelSim仿真使用常见问题及解决办法集锦.pdf
05-08
分享实用仿真文件。ModelSim仿真使用常见问题及解决办法集锦。
modelsim-win64-10.4-se crack 文件
06-26
modelsim-win64-10.4-se 破解许可证文件
Error: (vlog-7) Failed to open design unit file “d:
Mr_liu_666的博客
05-28 2377
Error: (vlog-7) Failed to open design unit file"d:A_2021IC_IEContestFPGALIU22_ethernet_testethernet_testsourceimportssrcutil_gmii_to_rgmii.v" in read mode.
解决Quartus与modelsim联合仿真问题：# Error loading design解决，是tb文件中没加：`timescale 1ns/1ns
最新发布
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04-01 1205
解决：使用quartusII和modelsim联合仿真调用fifo完成。
** Error: (vlog-7) Failed to open design unit file “ “ in read mode.
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Modelsim error；Failed to open design unit file " " in read mode.
在Quartus中调用Modelesim时仿真出现“Error:Failed to find design unit work“可能的解决方法
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在学习FPGA的过程中，我发现利用Modelsim仿真无法自动显示波形，出现了如下图报错： 经过分析发现是文件名出现的问题，故对症下药如下图： 需要注意的是画红圈部分的内容是需要保持一致的。 ...
Failed to open design unit file "%XILINX%/verilog/src/glbl.v
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To work around the error, edit the ".fdo" file and add double quotation marks to any vlog commands that contain spaces in the directory file name. For example: Change: vlog C:/Program Files/Xil
Vivado Error: (vlog-7) Failed to open design unit file
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11-13 2247
Error: (vlog-7) Failed to open design unit file 问题 现象 vivado无法调用外部仿真工具，提示错误：Error: (vlog-7) Failed to open design unit file 原因 文件路径名称过长 解决办法 将工程移动到根文件夹
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Error: (vlog-7) Failed to open design unit file “d:/ethe
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使用modelsim对基于niosII处理器的FPGA开发系统进行软硬件联合仿真的方法。个人经验总结，在Altera QII 15.1环境下描述。希望能帮到正在做类似开发的工程师。
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1. Error: (vlog-7) Failed to open design unit file "D:/Xilinx/verilog/src/glbl.v" in read mode求解决  错误提示很清楚了，就是没法读到这个路径下的文件“D:/Xilinx/verilog/src/glbl.v”去这个目录下，把这个文件拷出来，自己建一个目录，重新建一个工程。如果还不行，确认一下，glbl....
Error: (vlog-7) Failed to open design unit file "C:/Xilinx/Vivado/2018.3/data/ip/xpm/xpm_memory/hdl/xpm_memory.sv" in read mode.
07-29
这个错误是由于文件路径中包含空格而导致的。为了解决这个错误，你需要在文件路径中的包含空格的地方添加双引号。例如，将 "C:/Program Files/Xilinx/verilog/src/glbl.v" 改为 "C:/Program Files/Xilinx/verilog/src/glbl.v"。\[1\] 另外，你提到了一个关于使用ModelSim进行仿真时出现的错误。这个错误是由于在do文件中指定的设计单元文件路径中包含了空格，导致无法以读取模式打开文件。为了解决这个问题，你需要在文件路径中的包含空格的地方添加双引号。例如，将 "D:/diamond" 改为 "D:/diamond projects/cpu_if/src/cpu_if.v"。\[3\] 至于你提到的另一个错误，"Error: (vlog-7) Failed to open design unit file "C:/Xilinx/Vivado/2018.3/data/ip/xpm/xpm_memory/hdl/xpm_memory.sv" in read mode."，这个错误是由于无法以读取模式打开指定的设计单元文件。可能的原因是文件路径不正确或文件不存在。请确保文件路径正确，并检查文件是否存在。如果文件存在并且路径正确，那么可能是文件权限或其他问题导致无法打开文件。你可以尝试更改文件权限或使用其他方法来打开文件。 #### 引用[.reference_title] - *1* [Failed to open design unit file "%XILINX%/verilog/src/glbl.v](https://blog.csdn.net/alan5555/article/details/9378009)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^insertT0,239^v3^insert_chatgpt"}} ] [.reference_item] - *2* *3* [modelsim10.4仿真错误Error: (vlog-7) Failed to open design unit file "XXXXX" in read mode解决办法](https://blog.csdn.net/llf021421/article/details/79181118)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^insertT0,239^v3^insert_chatgpt"}} ] [.reference_item] [ .reference_list ]

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