Verilog 错误

最新推荐文章于 2024-07-23 20:53:54 发布
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分类专栏： fpga 文章标签： windows
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本文链接：https://blog.csdn.net/qq_36632604/article/details/127504987
版权
博客内容描述了在FPGA项目中遇到的问题，具体是尝试打开'tb/plus_counter_1_tb.v'文件时失败，由于文件路径设置错误导致找不到该文件。错误信息显示errno为ENOENT，意味着没有找到指定的文件或目录。解决方案是检查并修正文件路径设置。
摘要由CSDN通过智能技术生成

# ** Error: (vlog-7) Failed to open design unit file "F:/FPGAPro/plus_counter_1/tb/plus_counter_1_tb.v" in read mode.
# No such file or directory. (errno = ENOENT)
# End time: 00:44:36 on Oct 25,2022, Elapsed time: 0:00:00
# Errors: 1, Warnings: 0

发现setting  tb文件路径刚才改过忘了改

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** Error: (vlog-7) Failed to open design unit file “ “ in read mode.
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Error: (vlog-7) Failed to open design unit file"d:A_2021IC_IEContestFPGALIU22_ethernet_testethernet_testsourceimportssrcutil_gmii_to_rgmii.v" in read mode.
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