FPGA状态机编程示例

 两段式状态机

module detect_2(

    input clk_i,

    input rst_n_i,

    output out_o

);

reg out_r;

// 状态声明和状态编码

reg [1:0] Current_state;

reg [1:0] Next_state;

parameter [1:0] S0=2'b00;

parameter [1:0] S1=2'b01;

parameter [1:0] S2=2'b10;

parameter [1:0] S3=2'b11;

// 时序逻辑：描述状态转换

always @(posedge clk_i)

begin

    if (!rst_n_i)

        Current_state <= 0;

    else

        Current_state <= Next_state;

end

// 组合逻辑:描述下一状态和输出

always @(*)

begin

    case (Current_state)

        S0 :

        begin

            out_r = 1'b0;

            Next_state = S1;

        end

        S1 :

        begin

            out_r = 1'b1;

            Next_state = S2;

        end

        S2 :

        begin

            out_r = 1'b0;

            Next_state = S3;

        end

        S3 :

        begin

            out_r = 1'b1;

        end

    endcase

end

// 输出信号赋值

assign out_o = out_r;

endmodule

两段式状态机是一种状态机设计方法，相对于一段式状态机，它将状态转换和输出逻辑分开描述，使得代码更加清晰和易于理解。以上是一个简单的两段式状态机的实例代码。代码中包括一个时序逻辑块和一个组合逻辑块。时序逻辑描述了状态的转换规则，根据时钟信号和复位信号更新当前状态。组合逻辑描述了下一个状态和输出信号的逻辑关系，根据当前状态确定输出信号的值，并指定下一个状态。在该代码中，共定义了四个状态：S0、S1、S2和S3。根据状态转换规则，当当前状态为S0时，输出信号为0，下一个状态为S1；当当前状态为S1时，输出信号为1，下一个状态为S2；当当前状态为S2时，输出信号为0，下一个状态为S3；当当前状态为S3时，输出信号为1。最后，将输出信号赋值给模块的输出端口out_o。这是一个简单的两段式状态机的实例，适用于规模较小且简单的状态机设计。