深扒“亚稳态”的底裤，从MOS管到CMOS门电路，再到亚稳态分析

1 从MOS管原理学起

MOS管（Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体 场效应晶体管）

1.1 N沟道增强型MOS管：

1. 不加电压，此时，载流子由于浓度差而产生的扩散作用 与 内建电场作用下的漂移运动 达到动态平衡，形成PN结。源极S（Source）与漏极D（Drain）之间为两只背向的PN结。不存在导电沟道，所以源漏不导通。
   

2. $v_{DS}=0,v_{GS}>0$。注意栅极G（Gate）与P型衬底间有一层$Si{O}_2$，导致不导通，但由于外电场作用吸引电子。这些电子形成N型薄层（反型层）
   

使沟道刚形成的电压称为开启电压（$U_{GS(th)}$）,$v_{GS}$越大，沟道越大，电阻越小。
3. $v_{DS}>0,v_{GS}>U_{GS(th)}$。
因为存在沟道，若$v_{DS}>0$,则有漏极到源极的电流。
造成：沟道中各点与栅极间的电压不相等，而是沿沟道从源极到漏极逐渐变大，即漏极一侧的耗尽层比源极宽。即漏极一侧沟道比源极窄：

结果：

• $v_{DS}<v_{GS}-U_{GS(th)}$：$v_{DS}$的增大使$i_D$线性增大，同时漏极一侧也在不断变窄。
• $v_{DS}=v_{GS}-U_{GS(th)}$：即$v_{GD}=v_{GS}-v_{DS}=U_{GS(th)}$，漏极一侧沟道出现夹断点，称为预夹断。
• $v_{DS}>v_{GS}-U_{GS(th)}$：随着$v_{DS}$的增大，夹断区延长，$v_{DS}$增大的部分几乎全部用于克服夹断区对漏极电流的阻力。
  所以输出电流特性曲线呈现：
  

1.2 其他3种类型MOS管

1. P沟道增强型MOS管
   P沟道增强型MOS管 开启电压$U_{GS(th)}<0$。$v_{GS}<U_{GS(th)}$时导通。
   

2. N沟道耗尽型MOS管
   对于N沟道耗尽型MOS管，二氧化硅绝缘层掺杂大量正离子。即使$v_{GS}=0$，在掺杂的正离子作用下P型衬底表层也有导电沟道。$v_{GS}<0<U_{GS(off)}$沟道才会消失。
   

3. P沟道耗尽型MOS管
   P沟道耗尽型MOS管夹断电压 $U_{GS(off)}>0$

P沟道、N沟道就是指导电沟道的载流子类型。
增强型、耗尽型值导电沟道随栅极电压变化特性。增强型对应开启电压。耗尽型对应夹断电压。

记忆：右边竖线代表沟道，增强型需要外加电压才有沟道，所以是虚线。G靠近S一侧。N沟道箭头向内。

2 CMOS组成的门电路

CMOS：互补金属氧化物半导体（Complementary Metal Oxide Semiconductor）

2.1 CMOS反相器

2.1.1 电路结构

电压传输特性与电流传输特性：

所以CMOS在状态切换时功耗较大。

因为MOS管栅极与衬底之间的二氧化硅会产生输入电容，而绝缘介质又非常薄，很容易被击穿，所以需要保护电路：

2.1.2 动态特性

1. 传输延迟时间
   由于MOS管电极之间、电极与衬底之间都存在寄生电容。
   输出端不可避免的存在负载电容（下一级的输入电容和接线电容构成这一级的负载电容）。
   导致：输入信号发生跳变时，输出电压的变化必然滞后于输入电压的变化。输出电压变化滞后于输入电压变化的时间称为传输延迟时间。

2. 交流噪声容限
   由于负载电容和MOS管寄生电容，输入信号状态变化时必须有猪狗的变化幅度和作用时间。当输入窄脉冲，为使输出状态改变所需的信号幅度远大于直流输入信号的幅度。反相器对这类窄脉冲的噪声容限称为交流噪声容限。

3. 动态功耗
   CMOS反相器从一种稳定工作状态突然转变到另一种稳定状态的过程中，产生的附加的功耗称之为动态功耗。
   两部分组成：

   • 对负载电容充、放电消耗的功率。
   • 两个MOS管短时间内同时导通消耗的瞬时导通功耗。

2.2 其他CMOS门电路

2.2.1 CMOS与非门

假设导通内阻为R_ON，截止内阻为R_OFF=无穷大。

A	B	T1(P沟道)	T3(P沟道)	T2(N沟道)	T4(N沟道)	Y	输出电阻R_O
0	0	V_GS=-V_DD导通	V_GS=-V_DD导通	V_GB=0截止	V_GS=0截止	1	R_ON1 // R_ON3 = 0.5 R_ON
0	1	V_GS=-V_DD导通	V_GS=0截止	V_GB=0截止	V_GS=V_DD导通	1	R_ON1 = R_ON
1	0	V_GS=0截止	V_GS=-V_DD导通	V_GB=V_DD导通	V_GS=0截止	1	R_ON3 = R_ON
1	1	V_GS=0截止	V_GS=0截止	V_GB=V_DD导通	V_GS=V_DD导通	0	R_ON1 + R_ON3 = 2 R_ON

T1与T3并联，分别受A与B控制，完成A|B的逻辑，A=1或B=1,输出VDD。
T2与T4串联，分别受A与B控制，完成A&B的逻辑。A=1且B=1,输出VSS。

缺点：

• 输出电阻比较可知，不同状态输出电阻相差很大。
• 输出的高低电平收输入端数目的影响。输入端数量多导致串联的驱动管的数量多，输出电平更高。
• 输入端工作状态不同时对电压传输特性有影响。

解决：门电路的每个输入端、输出端各增设一级反相器。加的这些具有标准参数的反相器称为缓冲器。
注意缓冲器的本质概念

注意加了缓冲器后，电路的逻辑功能也发生了变化。与非加缓冲器得到或非，或非加缓冲器得到与非。

2.2.2 CMOS或非门

A	B	T1(P沟道)	T3(P沟道)	T2(N沟道)	T4(N沟道)	Y
0	0	V_GB=-V_DD导通	V_GS=-V_DD导通	V_GB=0截止	V_GS=0截止	1
0	1	V_GB=-V_DD导通	V_GS=0截止	V_GB=0截止	V_GS=V_DD导通	0
1	0	V_GB=0截止	V_GS=-V_DD导通	V_GB=V_DD导通	V_GS=0截止	0
1	1	V_GB=0截止	V_GS=0截止	V_GB=V_DD导通	V_GS=V_DD导通	0

结构与与非门输出相反。

2.2.3 CMOS传输门

利用P沟道MOS管（T2）与N沟道MOS管（T1）的互补性连接成CMOS传输门。T1和T2的源极和漏极在结构上完全对称。

一段接输入正电压v1，另一端接负载电阻RL，则在互补的控制信号C和C’的控制下有两种工作状态：

• 当C=0，C’=1。T1和T2同时截止。
• 当C=1，C’=0，RL远小于导通电阻。当$0<v_1<V_{DD}-V_{GS(TH)N}$T1导通，当$|V_{GS(TH)N}|<v_1<V_{DD}$T2导通。

利用CMOS传输门和CMOS反相器可以组合成各种复杂的逻辑电路，如异或门、数据选择器、寄存器、计数器等。
还可用作模拟开关。

2.2.4 三态输出CMOS门电路

三态：高电平、低电平、高阻态
因为这种电路结果总是接在集成电路输出端，所以也将这种电路称为输出缓冲器（output Buffer）
注意输出缓冲器的本质概念

EN’为0，反相器正常工作。EN’为1，T1与T2同时截止，输出呈现高阻态。
高阻态（Z）的含义，表示没器件驱动这个信号，既不给0也不给1。
附 ：不定态（X）的含义，表示不关心这个信号，可以是0也可以是1。
实际器件稳定时肯定只有0或1电平，所谓高阻态和不定态，只是一种对于设计者的状态的定义。

3 触发器

3.1 各触发器表达式

只要符合特定的特性表，无论触发方式如何，都归为一类触发器。

1. SR触发器
   特性表和状态转换图描述：
   
   特征方程描述：
   $$\{\begin{array}{rl}{Q}^{\ast }& =S^{\prime }{R}^{\prime }Q+S{R}^{\prime }{Q}^{\prime }+S{R}^{\prime }Q=S{R}^{\prime }+S^{\prime }{R}^{\prime }Q\\ SR& =0（约束条件）\end{array}$$
   化简：
   $$\{\begin{array}{rl}{Q}^{\ast }& =S+R^{\prime }Q\\ SR& =0（约束条件）\end{array}$$

2. JK触发器
   特性表和状态转换图描述：
   
   特征方程描述:
   $$Q^{\ast }=J{Q}^{\prime }+K^{\prime }Q$$

3. T触发器
   JK触发器的两个输入端连在一起作为T端。
   特性表和状态转换图描述：
   
   特征方程描述:
   $$Q^{\ast }=T{Q}^{\prime }+T^{\prime }Q$$

4. D触发器
   特性表和状态转换图描述：
   
   特征方程描述:
   $$Q^{\ast }=D$$

触发器：

• 能够存储1位二值信号的基本单元电路统称为触发器（Flip-Flop）。
• 触发方式有电平触发、脉冲触发和边沿触发三种。
• 根据触发器逻辑功能的不同分为SR触发器、JK触发器、T触发器、D触发器等几种类型。
• 根据存储原理不同分为静态触发器（电路状态自锁存储）和动态触发器（MOS管栅极电容存储）。

3.2 SR锁存器

或非门组成的SR锁存器(Set-Reset Latch)：

(a)与(b)结构完全相同。

用与非门组成的SR锁存器：

3.3 电平触发的触发器

SR触发器

• 只有CLK在有效电平，触发器才能接受输入信号。

3.4 脉冲触发的触发器

1. 主从SR触发器（Master-Slave SR Flop-Flop）
   

• CLK=1，G7和G8开，G3和G4关。主触发器根据S和R的状态翻转。从触发器保持。
• CLK下降沿。G7和G8关闭，G3和G4打开。主触发器保持，从触发器按照主触发器输出翻转。

2. 主从结构JK触发器
   目的：为了避免出现S=R=1时次态不确定。
   

• CLK=1时全部时间输入的信号都将对主触发器起控制作用。

3.5 边沿触发的触发器

目的：触发器次态仅仅取决于时钟边沿时刻输入信号的状态，提高触发器可靠性、抗干扰能力。

1. 用两个电平触发D触发器组成的边沿触发器
   目前在CMOS集成电路主要采用的电路结构形式制作的边沿触发器。
   

引入异步置为、复位功能：

2. 维持阻塞触发器

3.6 触发器的动态特性

3.6.1 SR锁存器的动态特性

1. 输入信号宽度
   考虑门电路存在传输延迟时间后的翻转过程：
   

• 1 $S_D^{\prime }$下降沿到达后，经过G1的传输延迟时间$t_{pd}$,Q端变成高电平。
• 2 Q的高电平到达G2，经过G2的传输延迟时间$t_{pd}$,Q’变成低电平。
• 3 Q’的低电平反馈到G1，完成锁存，$S_D^{\prime }$才可随意变化（此时$S_D^{\prime }$就算变化，也要传输延迟时间）。
  结论：$S_D^{\prime }$、$S{R}_D^{\prime }$输入低电平信号宽度$t_W$应满足：
  $$t_W\ge 2t_{pd}$$

2. 传输延迟时间
   概念：从信号到达，到锁存器输出端新状态稳定地建立起来 的时间。
   Q和建立的传输延迟时间$t_{PLH}=t_{pd}$，Q’和建立的传输延迟时间$t_{PHL}=2t_{pd}$，不相等。

3.6.2 电平触发SR触发器的动态特性

1. 输入信号宽度
   与SR锁存器类似：$S_D^{\prime }=(S\cdot CLK{)}^{\prime }$、$R_D^{\prime }=(R\cdot CLK{)}^{\prime }$，则要求S（或R）和CLK同时位高电平的时间满足：
   $$t_{W(S\cdot CLK)}\ge 2t_{pd}$$
   
2. 传输延迟时间
   Q和建立的传输延迟时间$t_{PLH}=2t_{pd}$，Q’和建立的传输延迟时间$t_{PHL}=3t_{pd}$，不相等。

3.6.3 主从触发器的动态特性

注意建立时间与保持时间的原因：由于门电路的传输延迟。回顾根本的原因：1. 由于MOS管电极之间、电极与衬底之间都存在寄生电容。2. 输出端不可避免的存在负载电容（下一级的输入电容和接线电容构成这一级的负载电容）。引起的传输延迟时间。

1. 建立时间
   指的是输入信号应先于CLK动作沿到达的时间$t_{set}$。
   由于主触发器是一个同步SR触发器，根据上面的同步SR触发器对输入信号宽度的要求，J、K信号至少应在CLK下降沿之前$2t_{pd}$时间稳定并保持不变。因此：
   $$t_{set}\ge 2t_{pd}$$

2. 保持时间
   指的是CLK下降沿到达后输入信号需要保持不变的时间$t_H$。
   为了避免CLK下降沿到达时G7、G8的输入产生竞争现象，必须在CLK变成低电平以后JK的状态才允许变化。因此，保持时间必须大于CLK的下降时间$t_f$：
   $$t_H\ge t_f$$

3. 传输延迟时间
   传输延迟时间：从CLK下降沿开始到输出端稳定新状态的时间。（在上述电平触发SR触发器基础上加一个反相器延时）
   $$\{\begin{array}{r}{t}_{PLH}=3t_{pd}\\ t_{PHL}=4t_{pd}\end{array}$$

4. 最高时钟频率
   为保证主触发器能可靠翻转，CLK高电平的持续时间$t_{WH}$应大于$3t_{pd}$。
   为保证从触发器能可靠翻转，CLK低电平的持续时间$t_{WL}$应大于$3t_{pd}$。
   因此，时钟信号的最小周期为：
   $$T_{C(min)}\ge 6t_{pd}$$

4 亚稳态（metastability）

上述都是重要的铺垫，虽然触发器结构可能与实际器件不一样，但基本原理都是一样的。再次总结：

• 1 由于寄生电容与负载电容，晶体管的状态切换需要传输延迟时间。
• 2 由于晶体管传输延迟的存在，所以触发器需要满足一定的建立时间与保持时间。
• 3 如果不能满足建立时间和保持时间，晶体管输出将不稳定。

4.1 为什么会产生亚稳态？

altera的文档这么描述的：输入寄存器的数据必须满足建立时间$t_{set}$和保持时间$t_H$，然后数据会在clock-to-output延时时间$t_{CO}$之后保持稳定。如果输入的数据不满足建立时间或保持时间，寄存器的输出就会进入亚稳态，在亚稳态过程中，寄存器输出在一段时间内停留在高态和低态之间的值，这意味着输出过度到一个稳定的高或低态的延迟超过了指定的$t_{CO}$。

同步设计如果总是会保持严格的时序关系，所以亚稳态不会发生。亚稳态通常发生在无关的或异步的时钟域之间传递信号时。由于设计者无法保证输入的信号满足时序关系。寄存器进入亚稳态的可能性和返回稳定状态所需的时间取决于用于制造该设备的工艺技术和操作条件。在大多数情况下，寄存器将很快返回到稳定的已定义状态。

寄存器在时钟沿对数据进行采样可以比作一个小球落在小山上，山的两侧代表稳定状态——信号在信号转换后的新旧数据值——山顶代表亚稳定状态。

这里注意一点：如果球落在山顶上，它可能会无限期地保持平衡，但实际上它会轻微地落在山顶的一边，然后滚下山去。球从山顶降落得越远，它在山底达到稳定状态的速度就越快。所以说寄存器一般情况会很快返回稳定的状态。

这个过程用时序图表示：

当时钟信号转换时，输入信号从低状态转换到高状态，违反了寄存器的tSU要求。数据输出信号例子从低状态开始，到亚稳态，悬停在高和低状态之间。信号输出A解析为输入数据的新逻辑1状态，输出B返回数据输入的原始逻辑0状态。在这两种情况下，输出转换到定义的1或0状态将延迟到寄存器指定的tCO之外。

这里个人觉得有一个关键点，很多资料描述亚稳态是徘徊在高低电平之间。根据晶体管特性一级altera的文档的描述。“The data output signal examples start in the low state and go
metastable, hovering between the high and low states. ”应该是指的“悬停”在一个值，但其实也不是真正的稳定悬停到某个电压，只是变化比较缓慢，类似“悬停”？

4.2 亚稳态的影响？

如果数据输出信号在下一个寄存器捕获数据之前稳定到一个有效状态，那么亚稳态信号不会对系统操作产生负面影响。但是，如果亚稳信号在到达下一个寄存器之前没有分解到低或高状态，就可能导致系统故障。继续球和山的类比，当球到达山的底部所花费的时间(稳定的逻辑值0或1)超过了指定的时间时，就会发生故障，指定的时间是寄存器的$t_{CO}$加上从寄存器出发的路径上的任何时序裕量。当亚稳态信号在指定的时间内没有解决时，如果目标逻辑观察到不一致的逻辑状态，即不同的目标寄存器捕获不同的亚稳态信号值，就会导致逻辑故障。

4.3 为什么同步寄存可以减少亚稳态的概率？

当一个信号在不相关或异步的时钟域的电路之间传输时，有必要将这个信号同步到新的时钟域，然后才能使用它。新时钟域中的第一个寄存器充当同步寄存器。为了减少异步信号传输中由于亚稳性引起的故障，电路设计人员通常在目标时钟域使用一系列寄存器(同步寄存器链或同步器)将信号重新同步到新的时钟域。这些寄存器允许潜在的亚稳态信号在设计的其余部分使用之前有额外的时间解析到一个已知值。同步器 register-to-register 路径中可用的时间裕量是亚稳信号稳定的可用时间，称为可用亚稳稳定时间。

同步寄存器链中的一系列寄存器需要满足如下要求：

• 链中的寄存器都由相同的或相位相关的时钟进行驱动。
• 链中的第一个寄存器从不相关的时钟域驱动，或异步驱动
• 除了链中的最后一个寄存器外，每个寄存器只能扇出一个寄存器
  

同步寄存器链的长度是同步时钟域中满足上述要求的寄存器数量。

请注意，任何异步输入信号，或在不相关的时钟域之间传输的信号，都可以在相对于捕获寄存器的时钟边缘的任何点进行转换。因此，在数据转换之前，设计者无法预测信号转换的序列或目标时钟边沿的数量。例如，如果异步信号的总线在不同时钟域之间传输以同步，数据信号可以在不同的时钟边缘上转换。因此，接收到的总线数据值可能是不正确的。

4.4 为什么需要多级同步寄存？

上述可知，寄存器处于亚稳态之后，形成稳定输出所需的时间$t_{stab}$要大于clock-to-output延时时间$t_{CO}$。至于到底延迟多少取决于用于制造该设备的工艺技术和操作条件。如果第二个采样时钟到来时还没稳定，就会导致亚稳态的传递。同理，亚稳态可能一直传递。但一般认为经过同步寄存后发生发生亚稳态的概率会大大较小。因为第一级寄存器输出之后“小球落点”已经偏离“山顶”了，所以“下降”到稳定状态所需时间减小？

4.5 亚稳态怎么衡量？

1. 平均故障间隔时间MTBF
   平均故障间隔时间（mean time between failures ，MTBF）表明设计者是否应该采取措施减少这种故障的机会。较高的MTBF(例如亚稳态失效之间数百年或数千年)表明设计更稳健。所需的MTBF取决于系统应用。例如，至关重要的医疗设备要求的MTBF高于消费视频显示设备。增加亚稳性MTBF可以减少信号传输在设备上引起亚稳性问题的机会。
   同步器链的MTBF用以下公式和参数计算:
   $$MTBF=\frac{e^{t_{MET}/C_2}}{C_1{f}_{CLK}{f}_{DATA}}$$
   C1和C2常数取决于器件过程和操作条件。
   $f_{CLK}$和$f_{DATA}$参数取决于设计规范：$f_{CLK}$是接收异步信号的时钟域的时钟频率，$f_{DATA}$是异步输入数据信号的切换频率。更快的时钟频率和更快的切换数据会减少(或恶化)MTBF。
   $t_{MET}$参数是可获得的亚稳稳定时间，或超出寄存器的$t_{CO}$可用的时间裕量，用于将潜在的亚稳信号解析为一个已知值。同步链的$t_{MET}$是链中每个寄存器的输出时序松弛的总和。
   总体设计的MTBF可以通过设计中各同步器链的MTBF来确定。同步器的故障率为1/MTBF，整个设计的故障率是通过添加每个同步器链的故障率来计算的，如下所示：
   $$故障{率}_{design}=\frac{1}{MTB{F}_{design}}=\sum _{i=1}^{寄存器数}\frac{1}{MTB{F}_i}$$

2. 简单描述
   我们知道不满足时序时有可能产生亚稳态，则简单表示亚稳态产生的概率：
   $$亚稳态概率=\frac{t_{SU}+t_H}{T_{采集}}$$
   T_{采集}为采集信号的同步寄存器的时钟周期。

4.6 亚稳态怎么降低发生概率

即提高 MTBF

1. 降低系统时钟频率
   即降低 $f_{CLK}$和$f_{DATA}$

2. 用反应更快的FF
   即增大 $t_{MET}$

3. 引入同步机制，防止亚稳态传播

4. 改善时钟质量，用边沿变化快速的时钟信号
   即增大 $t_{MET}$

要点总结

1. CMOS晶体管产生传输延时的原因。
2. CMOS晶体管不同状态的功耗。
3. CMOS组成的门电路结构。
4. Buffer和output Buffer的本质含义与作用。
5. 触发器的动态特性：建立时间、保持时间的本质含义。

参考资料

1 数字电子技术基础（第5版）.阎石
2 模拟电子技术基础（第4版）.华成英
3 Understanding Metastability in FPGAs.altera
4. FPGA中的亚稳态–让你无处可逃.屋檐下的龙卷风

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日期	说明
220613	增加4.6 亚稳态怎么降低发生概率