反相器 CMOS制造(Fabrication)与布局(Layout)

《CMOS VLSI Design A Circuits and Systems Perspective》

晶体管(Transistor)是在薄硅片(silicon wafer)上制造的,硅片既是机械支撑,又是电气公共点,被称为衬底(substrate)。我们可以从两个角度来研究晶体管的物理布局。一种是俯视图,通过向下看晶圆(wafer)获得。另一种是横截面,通过将晶圆片从晶体管中间切开并沿侧面观察得到。我们从一个完整的CMOS反相器(inverter)的横截面开始。然后我们看同一反相器的顶视图,并定义一组掩模用于制造反相器的不同部分。晶体管和导线的尺寸由掩模尺寸决定,并受制造工艺分辨率的限制。这一解决方案的持续进步推动了半导体行业的指数级增长。

1 反相器横截面

1.1 结构

下图显示了反相器的截面和相应的原理图。

在这里插入图片描述

在这个图中,逆变器建立在p型衬底(p-type substrate)上。pMOS晶体管需要一个n型区域,因此n阱(n-well)在其附近扩散到衬底中。

nMOS晶体管具有大量掺杂的n型源极(source)和漏极(drain)区域,以及一层薄薄的二氧化硅(SiO2,也称为栅极氧化物)上的多晶硅栅极(gate)。

n+和p+扩散区表示大量掺杂的n型和p型硅。pMOS晶体管是一个类似的结构,具有p型源极和漏极区域。

两个晶体管的多晶硅栅极连接在一起,形成输入A。

nMOS晶体管的源接金属GND线,pMOS晶体管的源接金属VDD线。

两个晶体管的漏级与金属连接,形成输出Y。

一层厚厚的二氧化硅,称为场氧化物(field oxide),防止金属短路到其他层,除非接触点是明确蚀刻的。

1.2 衬底的链接

金属和轻掺杂半导体之间的接合形成一个肖特基二极管(Schottky diode),它只在一个方向上传输电流。

当半导体掺杂较重时,它与金属形成良好的欧姆接触,为双向电流提供低电阻。

衬底必须被绑定到一个低电位,以避免p型衬底和n+ nMOS源或漏之间的p-n结的正向偏置。

同样地,n阱必须与一个高电位相连接。通过添加大量掺杂的衬底和阱 contact 或 tap ,将GND和VDD分别连接到衬底和n阱

Introduction .................................................................. 1 2. MOS Transistors ........................................................... 2 3. Fabrication of MOS Transistor ..................................... 5 4. Layout a Single Transistor .......................................... 11 First Stroke The basic transistor layout ..................... 12 Second Stroke Compact the transistor layout ................ 13 Third Stroke Speed up the transistor ........................... 17 Fourth Stroke Clean up the substrate Disturbances ...... 20 Fifth Stroke Balancing area, speed and noise ............ 26 Sixth Stroke Relief the stress ...................................... 29 Seventh Stroke Protect the gate ...................................... 30 Eighth Stroke Improve yield ..........................................32 www.eda-utilities.com ii 5. Layout Several Transistors ......................................... 34 Eighth Stroke Improve yield...........................................35 Re-visit Ninth Stroke Close proximity .......................................36 Tenth Stroke Interdigitated layout ............................... 36 Eleventh Stroke Dummy transistor ................................... 41 Twelfth Stroke Two-dimension interdigitated layout ..... 43 Thirteenth Stroke Guard ring for the matched transistors ... 45 Fourteenth Stroke Keep NMOS away from N-well ............ 45 Fifteenth Stroke Orientate the transistor ........................... 46 Sixteenth Stroke Match the interconnects ......................... 47 Seventeenth Stroke The unmatchable .................................... 50 6. Verifying the Transistor Layout ................................. 52 Eighteenth Stroke Physical verification beyond DRC and LVS ........................................................ 61 Bibliography ........................................................64
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