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RSS订阅原创 （二）同步与异步
电路中所有受时钟控制的单元，全部由一个统一的全局时钟控制。有效避免电路设计中竞争冒险现象。减少整个电路受毛刺和噪声的影响可能。产生时钟偏斜（Clock skew）和时钟抖动（Clock Jitter）。时钟树综合需要假如大量的延迟单元，使得电路的面积和功耗大大增加。同步时钟定义分类。
2023-05-13 16:52:15
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原创 (一)数值表示与函数任务
基于语言的设计（设计团队可以重用或修改以前的设计，以保持更先进工艺的一致性）且（随着器件物理尺寸的缩小，电路密度的提高，基于原有HDL模型进行综合生成的电路同样具有更高的性能）。
2023-05-13 16:08:29
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原创 时序违例修复
建立时间与工艺、温度、电压、时钟周期有关。保持时间与时钟周期无关。建立保持时间是芯片本身的特性，它们的存在是触发器内部的特性，在屏蔽毛刺方面起到了一定作用。
2023-05-07 16:25:26
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原创 静态时序分析
静态时序分析（Static Timing Analysis，简称STA）通过工具对同步电路中所有存在的时序路径进行分析，根据给定工作条件下（PVT）的时序库\lib文件，计算信号在这些路径上的传播延时，检查信号的建立时间与保持时间是否满足约束，寻找所有组合逻辑最坏的延迟情况。关键路径（Critical Path）同步逻辑电路中，逻辑路径延迟最大的路径（应该还要加上布线延迟），也就是说关键路径是对整个设计起决定性影响的时序路径。STA的时序路径中，起点只能是设计的基本输入端口或者内部寄存器的时钟输入端。
2023-05-07 15:47:57
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原创 三 仲裁器的设计
固定优先级 -- Fixed Priority思路：假设最低位优先级最高，从低位到高位依次去判断，借助一个pre_req来记录低位是否已经有了request，如果第i位有了request，那么第i+1位一直到最高位的pre_req都是1。实现方式一//Fixed Priority Arbitermodule fixed_prior_arb #( parameter REQ_WIDTH=3)( input[REQ_WIDTH-1:0] req, output[REQ_WIDTH-1:0
2022-04-26 11:38:53
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原创 一 总线和协议
如何集成各种组件？在这里我们应当考虑的问题如何支持不同的访问模式 如何保证数据的无错误移动 如何提供快速的响应时间和足够的带宽 如何通过CPU访问所有的组件 ...补充概念ROM、RAM、DRAM、SRAM、FLASH区别ROM：系统停止供电后仍可以保持数据。 ROM有很多种，PROM是可编程的ROM，PROM和EPROM（可擦除可编程ROM）两者区别是，PROM是一次性的，也就是软件灌入后，就无法修改了，这种是早期的产品，现在已经不可能使用了，而EPROM是
2022-04-24 20:03:11
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空空如也
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