IC设计流程

整个设计是迭代过程，任何一步不满足需求都需要重复之前的步骤。

1. 设计规格 Design Specification
2. HDL硬件代码设计
   1. 主要Debug工具：spyglass、verdi
3. 功能仿真
   1. 主要EDA工具：VCS、Questasim、Incivice等
   2. 验证目标：保证RTL设计完全符合设计规格
4. 逻辑综合（DC）
   1. 主要工具：Genus、Design Compiler等
   2. 综合：将设计实现的RTL代码映射到特定的工艺库上，进而翻译成实际电路的各种元器件以及他们之间的连接关系，输出成门级网表Netlist
5. 形式验证（FM）
   1. 主要工具：Formality、Conformal等
   2. 目的：确保逻辑综合过程中没有改变原先HCL描述的电路功能
6. 静态时序分析（STA）
   1. 主要工具：Prime Time、Tempus等
   2. 目的：检查电路是都存在建立时间、保持时间的违例
7. DFT验证
   1. 工具：DFT Complier
   2. 目的：插入可测试链scan chain，检查工艺制造过程中可能出现的错误
8. 布局规划（Floor Plan）：放置在芯片的宏单元模块，在总体上确定各种功能电路的摆放位置，如IP模块、RAM、IO引脚等等，布局规划能直接影响芯片的最终面积。
9. 版图生成，自动布局布线（PR）
   1. 目的：Place and Route，布局规划确定各种功能电路的摆放位置，进行普通信号布线
10. 时钟树综合（CTS）
    1. 工具：Physical Compiler
    2. CTS：即时钟的布线，使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小
11. 提取延时信息，静态时序分析STA
    1. 由于导线本身存在的电阻、导线间的互感、耦合电容在芯片会生产信号噪声等干扰信号，因此需要根据真实延时信息分析时序。
12. 物理版图验证DRC/LVS
    1. 工具：Hercules
    2. DRC（Design Rule Checking），设计规则检查，检查连线间距，连线宽度等是否满足工艺要求；
    3. LVS（Layout Vs Schematic）验证，即版图与逻辑综合后的门级电路图的对比验证
13. 生成GDSII文件，Tapeout