github上hamsternz/FPGA_DisplayPort 的VHDL源码分析（五）

最新推荐文章于 2024-01-25 18:01:09 发布
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分类专栏： video 文章标签： FPGA DP display port
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insert_training_pattern.vhd

在西电许江平的论文《DisplayPort发送端主链接设计研究》中有相关介绍，截图如下

具体见协议3.5.1.2 Link Training

 

该代码中，若clock_train_i = '1'，（猜测是一个脉冲有效信号，维持一个时钟），则hold_at_state_one为10个1，hold_at_state_one(0) = '1'维持10个时钟，则state <= x"1"保持10个时钟，delay_line(5) <= p4 & p4 & p4 & p4也就会执行10次。也即是发送十组10101010的符号，共2次pattern 1.

若align_train_i = '1' ，则hold_at_state_one为10个1，hold_at_state_one(0) = '1'维持10个时钟，前5个时钟state由5逐渐减为1，此时发送pattern 2，后5个时钟state为1，此时发送pattern 1

其他时刻输出为加扰后的数据

 

 

鼠道行
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