【原创】case、casez和casex谁是谁

在Verilog中case语句经常用于多分支表决的结构,case后的表达式会与各分支表达式“全等”那么对应的分支会被执行.其基本结构如下：

case(expression)expr1 : statement_or_null;…exprn : statement_or_null;default : statement_or_null;endcase

虽然一般case经常被使用,但是在构建仿真验证平台时,经常会遇到case后的敏感表达式出现高阻态z和不定态x的情况,而对于部分位出现高阻态z和不定态x的情况有时需要忽略掉,如下例.

【示例】

`timescale 1 ns / 1 psmodule top_tb;reg [1:0] d1,d2,d3,d4,d5,d6;reg [1:0] sel;reg [1:0] dout;
initial begin        d1 = 2'b00;d2 = 2'b10;d3 = 2'b0x;        d4 = 2'bz0;d5 = 2'bxx;d6 = 2'bzz;       sel = 2'b00;    #1 sel = 2'b10;    #1 sel = 2'b00;    #1 sel = 2'b0x;    #1 sel = 2'bz0;    #1 sel = 2'bxx;    #1 sel = 2'bzz;    #1 sel = 2'b11;    #1 $stop;end
always @(sel)begin    case(sel)        2'b00 : begin                     dout = d1;                    $display("Branch 2'b00!");                end        2'b10 : begin                    dout = d2;                    $display("Branch 2'b10!");                end        2'b0x : begin                    dout = d3;                    $display("Branch 2'b0x!");                end        2'bz0 : begin                    dout = d4;                    $display("Branch 2'bz0!");                end        2'b1x : begin                    dout = d5;                    $display("Branch 2'b1x!");                end        2'b1z : begin                    dout = d6;                    $display("Branch 2'b1z!");                end        default : begin                      dout = 2'b00;                      $display("Branch default!");                  end    endcaseendendmodule     // top_tb

【仿真结果】

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