Verilog case/casez/casex的区别

全栈芯片工程师

于 2024-03-18 12:52:49 发布

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文章标签： SoC 芯片设计全流程培训数字芯片

本文链接：https://blog.csdn.net/u011075954/article/details/136805798

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casez/casex语句虽然EDA工具也可以综合出来，但是注意，casez/casex综合出来的电路和case语句综合出来的电路可能是不同的，一定要慎用。而且综合工具也会告诉你casez/casex中的“?”"x""z"的comparison is always false，而仿真工具则是认为“?”"x""z"是无关的比较且comparison is always true，因此会造成simulation/synthesis mismatch。

大家看到这个代码有什么体会？综合会有什么告警Warning？

综合会有告警如下：

Verilog中寄存器的值有四种状态，分别是0、1、x（unknown values）和z（high-impedance values）。casex、casez 语句是case语句的变形。case语句的用法当然不必多说，但是稍有不慎也会生成锁存器。

先给结论：

case比较双方每个bit是否相等，0，1，X与Z都需要比较。
casez允许"z"和"?"对应bit在比较时被忽略，x不会被忽略。
casex允许"x"、"z"和"?"对应bit在比较时被忽略。
'?'只有在casez中代表的是don't care，其他情况代表的是'z'。
case/casez/casex的描述，匹配都是从上到下进行的。
case/casez/casex都能综合。
caze综合出来的电路可能不同于casez/casex综合出来的电路。
case(不是casez/casex)里面的x和z，其分支都会被综合工具认为是不可达到的状态就被去掉了。
casez和casex里面的x/z都被认为是don't care，所以casez和casex综合出的电路是一致的。

case  treats 'z' & 'x'  as it iscasez treats 'z'        as dont care casex treats 'z' & 'x'  as dont care

下表给出case、casex、casez的真值表，图来自于夏宇闻老师教材《Verilog数字系统设计教程(第二版)》。

举几个实际的例子（图片来源于原英文paper文档）

首先看case语句：

然后再看casez语句：

注意，“？”只有在casez中作为无关项，其他case、casez语句中作为z。

注意，匹配是按照从上到下的顺序进行的。

注意，上表中，1z和1x匹配上了，x在casez中与z匹配的事实给我们'x在casez中被视为无关紧要'这样的错觉。实际发生的是z（无关紧要）与x匹配。

最后再看casex语句：

再来看看综合：

注意，'?'只有在casez中代表的是don't care，其他情况代表的是'z'。

case综合结果：

casez综合结果：

casex综合结果：

再来看看1？改成1x的综合结果：

通过上面两个例子我们得到的结论是：

caze综合出来的电路可能不同于casez和casex综合出来的电路。
case(不是casez/casex)里面的x和z，其分支会被综合工具认为是不可达到的状态就被去掉了。
casez和casex里面的x/z都被认为是don't care，所以casez和casex综合出的电路会是一致的。

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SoC训练营VIP学员问为何低功耗cell没有插入网表？

虽然提问题是值得鼓励的，但是我们在遇到问题时，还是先主动思考，主动解决问题，实在解决不了我们再求助，这样成长更快。

首先，小编拿到这问题，就打开log，查看log是一种IC设计美德！发现EDA工具吃进UPF文件后，报了warning如下，用到了很多ff库。

上图报错UPF指定电压是0.99V，而CELL是1.20V，电压不匹配，导致逻辑综合出来的网表没有插入MV CELL。注意，综合时，我们用的ss库，怎么会是ff库呢？打开约束脚本发现如下bug：

于是，更改约束，将ff换成ss即可。再次run一下，结果就出来了：

低功耗设计部分，设计里面我会留一点小bug在里面非常简单，我不会公布答案，大家一定要多思考、多动手跑跑，这样才学的深刻。

培训学员请注意，景芯SoC用always on的power domain电压域的pwrdown_mux信号作为power switch cell的switch控制信号，但是设计里面有个小问题，不太算bug的bug，但对upf低功耗flow而言，毫无疑问就是bug!

培训学员请登陆服务器追踪一下pwrdown信号，注意其负载情况，RTL代码如下：

结合PR输出的netlist, 我们做个clp低功耗检查，脚本参见服务器。可以发现，clp报错说power switch的switch控制信号找不到。

不得不说，clp检查对低功耗而言多么重要，对芯片设计而言多重要！景芯SoC的价值就在把芯片设计全流程的这些细小的知识点，全部串接起来！犹豫啥？抓紧报名加入吧！

在芯片设计中端流程时，景芯SoC会插入UPF约束中的isolation等cell，但是无法插入power switch等cell,因此，作为power switch cell的控制信号pwrdown_mux在没有负载的情况下，会被裁员掉（优化掉），因此需要设置上面MUX器件为dont_touch或者使pwrdown_mux成为module的port并禁止auto_ungroup（并设置no_boundary_optimization），这样这个信号才能保留给后端，供后端实现power switch控制。请学员完成代码修改，基于全套flow环境完成如下任务：