（78）Vivado设置时钟组约束

（78）Vivado设置时钟组约束

1 文章目录

1）文章目录

2）时序约束引言

3）FPGA时序约束课程介绍

4）Vivado设置时钟组约束

5）技术交流

6）参考资料

2 时序约束引言

1）什么是静态时序分析？

通俗来说：在输入信号到输出信号中，因为经过的传输路径、寄存器、门电路等器件的时间，这个时间就是时序。开发工具不知道我们路径上的要求，我们通过时序约束来告诉开发工具，根据要求，重新规划，从而实现我们的时序要求，达到时序的收敛。

2）什么是时序收敛？

一个好的FPGA设计一定是包含两个层面：良好的代码风格和合理的约束。时序约束作为FPGA设计中不可或缺的一部分，已发挥着越来越重要的作用。毋庸置疑，时序约束的最终目的是实现时序收敛。时序收敛作为 FPGA设计的重要验证手段之一，是保证FPGA正常工作的必要条件。那么当时序无法收敛时我们应该采取怎样的措施呢？

3 FPGA时序约束课程介绍

1）FPGA时序基本约束方法；

2）建立时间；

3）保持时间；

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