UVM5_sequence机制

最新推荐文章于 2023-04-04 21:31:55 发布
最新推荐文章于 2023-04-04 21:31:55 发布
阅读量924 收藏 20
点赞数 1
分类专栏： uvm
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/m0_49726093/article/details/115273293
版权

文章目录

sequence机制

sequence概述

  • sequence产生激励；
  • sequencer将sequence_item发送给driver

uvm_sequence class 普通成员

  • 事务的基类是sequence_sequence_item
    不存在任何自动执行的函数，仅仅是数据和对数据的处理；
  • 在uvm_sequence中产生激励；
    具有可自动执行的函数
    在这里插入图片描述

执行流程

在这里插入图片描述
在这里插入图片描述

sequence class要求

  • 通过uvm_sequence基类派生所需要的sequence
  • body()实现了sequence的代码
    `uvm_do宏定义可以随机创建并传递事务到驱动器；
  • sequence使用raise和drop objection 保证sequence满足整个仿真时间
    sequence默认执行starting_phase
    也可以显示配置starting_phase

sequence执行start()程序会回调以下程序

start()	{
	pre_start (task)
	pre_body  (task)	//if call_pre_post ==1 for sub_sequence
	body()	  (task)	//if your simulation code
	post_body (task)	//if call_pre_post ==1 for sub_sequence
	post_start(task)
	}

可以将pre_start和post_start单独写出来，body主体只写方法

在这里插入图片描述

实现scenario型的sequence

在这里插入图片描述

sequence的嵌套

在这里插入图片描述

在测试案例中配置default_sequence

在这里插入图片描述

利用config机制配置sequence

在这里插入图片描述

个性化单独配置

在这里插入图片描述

整体配置

在这里插入图片描述

通过sequencer配置

在这里插入图片描述

在agent中配置

在这里插入图片描述

显示调用start 执行sequence

在这里插入图片描述

sequence的优先级和权重设置

在这里插入图片描述

driver可以get_response返回给sequence

在这里插入图片描述

乱序端口

在这里插入图片描述
在这里插入图片描述

ICCJJ
关注
  • 1
    点赞
  • 踩
  • 20
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
UVM 的sequence 在继承时执行body任务和pre_body任务会影响么？
weixin_40570952的博客
03-19 3299
systemverilog sequence 执行body task
UVM的sequence机制（四）
Trace
03-05 6822
Sequence机制： 在整个UVM验证平台中，sequence负责transaction的产生，并通过sequencer发送给driver。要产生不同的transaction，那么就要在sequence中下功夫。不同的case的差异主要体现在sequence的不同上。复杂的同步：virtual sequence 为了使用virtual sequence，一般需要一个virtua
sequence启动的两种方式
hh199203的博客
10-31 2904
如果把UVM验证环境比作一把枪，那么sequence相当于是枪里边的子弹，这里主要记录一下sequence的两种启动方式。本文主要记录一下UVM中，直接和间接启动sequence的方式，在间接启动sequence时，phase objections的管理方法。
运行sequence需要什么步骤？
weixin_44857476的博客
08-09 2074
运行sequence需要什么步骤？ 启动sequence需要执行三个步骤，如下所示： 1.创建一个序列。使用工厂创建方法创建一个序列： my_sequence_c seq; seq = my_sequence_c ::type_id :: create（“ my_seq”） 2.配置或随机化序列。 seq.randomize（） 3.开始一个sequence。 使用sequence.start（）方法启动序列。start方法需要输入一个指向sequencer的参数。 关于sequence
[UVM]为什么不建议在body()中使用pre_body()和post_body
最新发布
元直的博客
04-04 1671
A：为实现pre_body()、post_body()的执行效果，可在sequence中新定义task：body_pre()和body_post()，并将其至于body()内。A：在uvm_test中，如果要将顶层的virtual sequence挂在到virtual sequencer上，则应该使用start()方法，而不应该是`uvm_do_on()的宏，原因就是uvm_test中无法使用`uvm_do()系列macro。
sequence启动&item发送
major的博客
03-02 285
sequence/item启动
UVM——sequence机制(五)
思想开化的冰块博客
12-15 4074
sequence机制【上】一、sequence的执行流程二、sequence和item三、Sequence 和 Driver3.1.Driver有哪些操作3.2.Sequence有哪些操作3.3.使用get()和put()完成通信3.4.response机制：Driver->Sequence的反馈 一、sequence的执行流程 控制和产生一系列的激励，并通过sequencer将激励发送给driver的机制。如果按照交通道路的车流来打比方，sequence就是道路，sequence item是道路上行
uvm.rar_UVM_UVM SV_UVM 验证_uvm modelsim_uvm验证
09-20
3. **UVM验证**：在UVM框架下进行验证，意味着使用预定义的类库，如Transaction Level Modeling (TLM)、Agent、Sequence、Sequence Library、Scoreboard等，来构建验证环境。这些组件共同协作，确保设计满足预期的...
UVM1.1_labs_lossqet_UVM1.1_uvm验证book_UVM_uvm代码_
10-04
5. **随机化**：掌握SystemVerilog的随机化语法，利用UVM的sequence进行随机数据生成，以模拟各种输入条件。 6. **进程同步**：理解`fork-join`、`wait_order`等SystemVerilog进程控制语句，以及UVM的`run_phase`、...
UVM driver_driver_uvm
09-23
1. 接收任务：驱动器从UVM sequencer接收任务请求，这些请求通常由UVM序列器通过transaction对象（如uvm_sequence_item）传递。 2. 数据准备：驱动器根据接收到的任务请求，准备相应的数据或激励。 3. 驱动操作：...
uvm-1.2_hidden871_universal_源码_uvm1.2_UVM_
10-03
此外，`uvm_factory`机制使得动态创建和实例化不同类型的组件成为可能，这极大地提高了代码的灵活性。 深入研究UVM 1.2源码，我们可以学习到如何有效地组织验证环境，如何利用抽象和继承来降低复杂性，以及如何利用...
ug.rar_Help!_UVM_UVM lab_VLSI Lab
09-24
2. **UVM组件**：UVM组件是验证的基本单元，如Sequence、SequenceItem、Driver、Agent、Monitor、Controller、Environment等，它们各自承担不同的功能，如Sequence负责生成激励，Driver将激励转化为硬件可执行的形式...
UVM_知识点测试
ICJJ的博客
04-12 4868
选择题 1 uvm组件间通信时，TIL的连接需放在哪个uvm phase： build：创建并配置验证平台的架构； connect run：运行仿真 report：报告测试案例的仿真结果 2 uvm_agent内定义的active mode是： 被动操作，仅仅实例化了监视器的配置参数：passive mode 模拟DUV的系统接口器件，例化了driver，sequencer和monitor 包含配置信息和其他参数； 通过TLM连接各个组件并通信； 3 uvm_agent内定义的active mode
UVM_sequence机制
weixin_46017929的博客
07-06 1975
Sequence机制 1、什么是UVM的sequence机制 控制和产生一系列的事物，并通过某种方法将事物发送给driver的机制。具有控制何时产生事物，产生事物并将事物发送（通过sequencer）给driver的功能。Sequence是一个产生和发送数据的过程，会消耗仿真时间。只有在task_phase中才会启动。 事物产生和发送流程： （1）当进入某个task_phase之后，sequence被启动产生事物，并将事物发送给sequencer。 （2）当driver需要驱动事物发送给DUT时，首先向s
UVM降龙十八掌
qq_40571921的博客
01-11 697
第一手：sequence内的方法调用（sequence或item的启动或发送） 下面的parent是指父节点。（以下内容参考uvm源码src/seq/uvm_sequence_base） pre_body/start和post_body/start是只用于sequence方面的任务 采用start启动sequence会调用以下方法：（可以在test_case和sequence这两层使用start） //| sub_seq.randomize(...); // optional //| sub_
UVM疑惑解答第一季
TroubleMaker
05-28 3303
为什么要用类来做UVM的通信事务？为什么不可以是结构体呢？ class和struct都可以包含数据; class可以对数据做封装，struct不可以; class可以对父类做继承，添加新的成员，struct要添加新的变量只能文本拷贝; class可以内置成员方法对成员变量做操作，struct不可以; transaction需要随机化和约束，这是类的专长，struct不可以; 可以使用对象内建的randomize()函数随机化对象中的随机变量，而struct无法轻松办到这一点（不是不可以; cla
UVM设计模式 ( 四 ) 模板模式、策略模式、default_sequence、uvm_callback
Holden_Liu的博客
12-19 3967
上一篇介绍了结构型设计模式：单例模式和工厂模式，接下来介绍行为型设计模式在UVM中的应用。 策略模式
UVM中 sequence中的starting_phase
weixin_42294124的博客
07-16 2820
在UVM中，由于driver以及monitor中main_phase常常是一个死循环，故常常将仿真验证平台的进程控制放在sequence中。在sequence中可以使用starting_phase来控制验证平台的关闭。那怎么为sequence中的starting_phase赋值呢？......
uvm_sequence_library
03-16
在UVM中，sequence是用来描述测试序列的一种机制，它可以被用来生成各种不同类型的测试序列，包括顺序序列、并发序列、随机序列等等。通过使用uvm_sequence_library，测试工程师可以更加方便地创建测试序列，提高...

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值