安路FPGA-TangDynasty软件学习笔记一

1.前言

     之前用过很长一段时间的Quartus和Vivado，第一次用国产的安路fpga时,需要使用配套的软件TangDynasty,软件如下图。

2.新建工程 

  打开软件，新建工程。点击project, 然后点击new project

   ①工程取名： project name ；建议取英文名称。                                                                               ②工程路径： project path   ；建议整个路径全是英文。                                                                   ③器件系列：device family  ；选择自己开发板的芯片。                                                                   ④器件名称：device name   ；选择自己开发板的芯片。

3.创建源文件（add source）

 在Hierarchy（层）右击选择new sourse，设置新建的文件属性：                                                                ① file type  ：文件类型；默认为verilog，可以更改其它类型，如VHDL等。                                    ② file name：文件名称；建议取英文。                                                                                            ③ location  ：文件路径；默认即可。 

4.创建（添加）约束文件

 右击constraint_1(active)（注意是蓝色的子一级的文件)                                                                         add ADC files :添加管脚约束（自己根据设计要求写好后，保存，文件后缀为 .adc) 。                     add SDC files :添加时序约束（自己根据设计要求写好后，保存，文件后缀为 .sdc) 。

5.  编译（逻辑综合、布局布线）

点击run，如果出现代码错误时序违例，进行修改添加约束；没有则进行下一步

6.生成bit流文件，烧录

①在软件左下方（fpga flow）中点击download。                                                                              ②在生成的界面中点击add。                                                                                                              ③找到生成的bit流文件 （路径一般在 xx工程 -> xx_runs -> phy_1 下）。                                      ④选中 然后点击run。                          验证：最后7段数码管按顺序亮，对应的led亮

7.补充

 安路fpga的自带的仿真工具目前貌似没有，需要结合其它软件进行联合仿真，具体操作看安路FPGA-TangDynasty软件学习笔记二