【安路FPGA】如何使用锁相环(PLL)IP核

#来自学渣的问候
#为什么我这么菜

因为还用不好这个文本编辑器，所以博文暂时没有段落空格，请原谅我这个菜鸡XD

因为参加FPGA创新设计大赛用的是国产的 安路FPGA 开发板,所以这几天一直在研究它的编译环境，大约是我太菜了，导致我和刁爷(队友)老是被自己产生的问题蠢哭了，所以解决完问题之后，来写个博文记录一下。
安路FPGA使用的编译环境是它自己研发的 Tang Dynasty 简称唐朝（TD），而我们今天要调用的IP核，就是它的锁相环（PLL）IP核。
关于PLL，它的大致介绍是这样的：

PLL(Phase Locked Loop)： 为锁相回路或锁相环，用来统一整合时钟信号，使高频器件正常工作，如内存的存取资料等。PLL用于振荡器中的反馈技术。 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步。一般的晶振由于工艺与成本原因，做不到很高的频率，而在需要高频应用时，由相应的器件VCO，实现转成高频，但并不稳定，故利用锁相环路就可以实现稳定且高频的时钟信号。

以上内容来自百度百科，锁相环（PLL）这个东西说起来很复杂，但其实也很简单，因为我们今天并不需要了解它的原理，我们只需要知道怎么调用它的IP核就可以了。

大部分情况下࿰