数字逻辑电路(下)

数字逻辑电路(上)-CSDN博客

触发器

SR锁存器                      SR触发器       

  

D触发器

脉冲触发器(主从触发器)CLK回到低电平后输出状态才改变,每个CLK周期里主触发器的输出(次态)的状态只能改变一次。

主从SR:

主从JK: 使S=R=1时,触发器次态也可以确定(翻转)

边沿触发器: 触发器的次态仅仅取决于CLK信号的下降沿或上升沿到达时刻输入信号的状态。  如下图中,Q1只需要看上升沿,Q和Q1同步

T触发器:

触发器的特性方程:

SR: ;JK:

T: ;D:

状态转换图: 以SR为例

第六章:

同步时序电路分析:1.写出驱动方程2.将驱动方程带入触发器特性方程得到状态方程3.写出输出方程4. 写出整个电路的状态转换表,状态转换图和时序图5. 由状态转换表或状态转换图得出电路的逻辑功能

例:

 


例2:

 

   

同步时序逻辑电路的设计

   

       

判断能否自启动:将原本不会出现的变量组合带入

计数器

  10进制

RD连Q:该是几就是几  -D

LD连Q:Q的数加一    -D

计数器连接:

M可分解:

M不可分解:

脉冲波

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