【FPGA & Verilog】⼋选⼀数据选择器（原理图输⼊设计）

⼀、实验⽬的

1. ⼋选⼀数据选择器的电路原理，掌握组合逻辑电路的设计⽅法

2. 掌握Quartus II软件原理图输⼊设计的流程

⼆、实验内容

2.1 1 设计输⼊

1. 将⼋选⼀数据选择器A、B、C端，Q[7:0]端作为输⼊，Y作为输出。

2. 其余引脚按照⼋选⼀数据选择器功能要求连接。

2.2 2 电路仿真

1. 激励⽂件的输⼊包含A、B、C的8种状态

2. 激励⽂件的输⼊Q为8种不同频率的时钟输⼊

3. 功能仿真

三、实验报告

1. 实验步骤、实验内容截图（从创建⼯程开始到仿真结束）

1.路径设置

2.器件选择

3.汇总

4.创建BDF文件

5.原理图设计

6.编译

7.创建VWF文件进行功能仿真

选择端CBA依次从000递增到111,从Q【0】~Q[7】中选择一个数据作为输出Y的值，ENn为使能端