FPGA学习记录
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文章平均质量分 59
去追远风
这个作者很懒，什么都没留下…
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【FPGA & Verilog】各种加法器Verilog
某个值被指派给线网变量，右边操作数可以是标量或者向量的wire或reg；也可以是 function函数，无论何时，右边表达式都重新计算，在指定的延时时间后赋值；（2）{cout,sum}是为拼接操作符，例如两个3bit的a，b拼接在一起后，{a，b}就相当于6bit数。对于线网wire进行赋值，必须以assign或者deassign开始。（1）assign {cout,sum}=a+b 是连续性赋值。1bit半加器adder设计实例。同步4bit全加器adder4。原创 2024-02-02 22:05:50 · 1773 阅读 · 0 评论 -
【FPGA & Verilog&Modelsim】 8bitBCD码60计数器
本项目使用两组BCD码（每组4bit，共8bit，故称为8bitBCD）（高位0-5，低位0-9）组成0-59计数器。BCD码 ，全称Binary-Coded Decimal,简称BCD码或者二-十进制代码。利用四位二进制（0000-1111）16个中选择10个作为十进制0-9；计数值qout达到60时，cout进位输出，data是预知术，cin是累加计数使能端。8bit 即有8位二进制。常见的BCD码是8421码。原创 2024-02-02 21:32:49 · 1524 阅读 · 0 评论 -
【FPGA & Modsim】 抢答器设计
2、当一名参赛者按下抢答键时，对应的LED灯亮起，屏蔽其他选手；1、设计支持3名参赛者的抢答器，并具有主持人控制的复位功能；3、分析实验结果，验证电路的功能是否符合设计要求。1、在数字逻辑集成开发环境中新建一个抢答器工程；5、调用数字逻辑设计仿真环境对源程序进行仿真；4、编写Verilog HDL仿真测试程序；7、下载到实验开发板，观察实践运行结果。2、编写Verilog HDL源程序；6、安装输入/输出端口建立约束文件；// 实例化抢答器模块。3、画出仿真环境中测试波形图。3、编译和逻辑综合源程序；原创 2024-01-15 17:35:03 · 603 阅读 · 0 评论 -
【FPGA & Modsim】数字时钟
【FPGA & Modsim】数字时钟原创 2024-01-15 17:33:41 · 1570 阅读 · 0 评论 -
【FPGA & Modsim】数字频率计
【FPGA & Modsim】数字频率计原创 2024-01-15 17:31:02 · 1154 阅读 · 0 评论 -
【FPGA & Verilog】4bitBCD码加法器+7段数码管
【FPGA & Verilog】4bitBCD码加法器+7段数码管原创 2024-01-15 17:27:29 · 2039 阅读 · 0 评论 -
【FPGA & Modsim】Modsim使用教程，手把手直接举例
Modsim使用教程，手把手直接举例原创 2024-01-04 23:15:17 · 2661 阅读 · 0 评论 -
【FPGA & Verilog】奇数分频器 （50%）
【FPGA & Verilog】奇数分频器 （50%）原创 2024-01-04 23:09:42 · 1369 阅读 · 0 评论 -
【FPGA & Verilog】偶数分频器
偶数分频 Verilog fpga原创 2024-01-04 23:06:20 · 516 阅读 · 1 评论 -
【FPGA & Verilog】模24计数器
模24计数器 modsim原创 2024-01-04 23:04:02 · 2766 阅读 · 5 评论 -
【FPGA & Verilog】锁存器和触发器的实现
D触发器和锁存器是有很大区别的： 1.D触发器是对信号边沿敏感（pos或者neg） 【RTL中用到了寄存器reg，信号时钟CLK有三角标志】 2. 锁存器Latch是对高低电平敏感 【RTL中 LATCH的使能端接的是 CLK，为高低电平0或1】原创 2024-01-04 23:02:09 · 1120 阅读 · 1 评论 -
【FPGA & Verilog】 3- 8译码器（⽂本输⼊设计）
38译码器的verilog实现原创 2024-01-04 22:58:47 · 1239 阅读 · 1 评论 -
【FPGA & Verilog】⼋选⼀数据选择器
SEL[2:0] 3个1bit ，SEL 为000~111 （0~7）IN[7:0]为8个1bit的数据，在仿真时设置为Random，随机。2. 输⼊输出：IN[7:0]，SEL[2:0]，OUT。2. 掌握Quartus II软件⽂本输⼊设计的流程。1. 使⽤“连续赋值”和“过程赋值”两种⽅案分别实现。2. “过程赋值”需要使⽤ case 语句。2.代码 （过程赋值 和连续赋值）1. 掌握组合逻辑电路的设计⽅法。1. 输⼊端 ⾃定义。原创 2024-01-04 22:56:24 · 1723 阅读 · 1 评论 -
【FPGA & Verilog】BCD码加法器
【FPGA & Verilog】BCD码加法器原创 2024-01-04 22:54:19 · 1984 阅读 · 1 评论 -
【FPGA & Verilog】4 bit加法器
【FPGA & Verilog】4 bit加法器原创 2024-01-04 22:51:58 · 1122 阅读 · 1 评论 -
【FPGA & Verilog】半加器（⽂本输⼊设计）
【FPGA & Verilog】半加器（⽂本输⼊设计）原创 2024-01-04 22:48:50 · 485 阅读 · 1 评论 -
【FPGA & Verilog】模60计数器（原理图输⼊设计）
【FPGA & Verilog】模60计数器（原理图输⼊设计）原创 2024-01-04 22:44:21 · 4770 阅读 · 1 评论 -
【FPGA & Verilog】⼋选⼀数据选择器（原理图输⼊设计）
【FPGA & Verilog】⼋选⼀数据选择器（原理图输⼊设计）原创 2024-01-04 22:40:17 · 1075 阅读 · 1 评论 -
【FPGA & Verilog】如何捕获信号Posedge和Negedge？学习记录
【FPGA & Verilog】捕获信号Posedge和Negedge原创 2023-04-16 16:31:33 · 1509 阅读 · 1 评论 -
【FPGA & Verilog】新手向 奇数分频器
两个文件：FrequencyDivider.v 和 FrequencyDivider_tb.v 前者是源文件copy添加到Modelsim项目中去的，后者是tesebench文件。即分频输出CLK15的一个周期中，高低电平时间之比为 7：8，据此可以在控制输出CLK15的高低电平。两个分别由上升沿pos和下降沿neg触发的分频信号合成（或 运算）】2. 掌握Quartus II软件⽂本输⼊设计的流程。1. 输出时钟的周期是输⼊时钟的15倍（15分频器）2. 输⼊输出：CLK、RSTn、CLK_15。原创 2022-12-01 19:59:00 · 899 阅读 · 0 评论 -
【FPGA & Verilog】新手向---设计一个半加器
1. 激励⽂件的输⼊为00~11。2. 输⼊输出：A，B，Sum，C。实验 4：半加器（⽂本输⼊设计）1. 掌握组合逻辑电路的设计⽅法。3. 报告中附代码和仿真结果截图。2.创建Verilog程序&编译。1. 模块名称：Hadder。3.创建VWF文件&功能仿真。1.路径设置&器件选择。原创 2022-12-01 19:52:48 · 814 阅读 · 0 评论 -
【FPGA & Verilog】使用教程 3-8译码器（原理图输⼊设计）
3-8译码器（原理图输⼊设计）掌握组合逻辑电路的设计⽅法。软件原理图输⼊设计的流程。从创建⼯程开始到仿真结束。原创 2022-12-01 19:48:25 · 2324 阅读 · 0 评论 -
【FPGA & Verilog】手把手教你实现一个DDS信号发生器
这里用到的是mif文件，里面保存了数种波形（正弦波，方波，三角波，锯齿波）的点值，这些点值是由前期采样得来的，然后编写verilog代码，实现功能选择（波形选择等），在quartus中配置所选器件的ROM，将mif文件加载进去，在代码中调用rom中的数据，然后仿真时绘制显示波形，这时显示的是离散的数字信号，可以在仿真端modsim里选择模拟信号显示。这里用的是matlab编程，生成正弦波，方波，三角波，锯齿波，然后利用Fs采样频率对其采样，提取其离散值保存到创建的mif文件中。信号发⽣器的设计与实现。原创 2022-11-24 10:48:44 · 4950 阅读 · 7 评论 -
【Quartus | verilog 系列】实现 3-8译码器
如何使用quartus创建工程原创 2022-11-23 17:50:04 · 5140 阅读 · 2 评论