FPGA _Verilog HDL_8选一多路选择器设计

一、题目

熟悉QuartusII软件，并设计一个8选1多路选择器，并完成其仿真波形图（贴图）。

二、源代码

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// File name:           Eighth_Select
// Last modified Date:  2020年5月19日10点31分
// Last Version:        V1.1
// Descriptions:        8选一多路选择器设计
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module Eignth_Select(out,in0,in1,in2,in3,in4,in5,in6,in7,sel);
	output out;
	input in0,in1,in2,in3,in4,in5,in6,in7;
	input[2:0] sel;
	reg out;     //输出信号，可观察输出信号波形判断仿真是否正确
	always @(in0 or in1 or in2 or in3 or in4 or in5 or in6 or in7 or sel)
	    case(sel)    //根据sel的不同选通in0,in1,in2,in3,in4,in5,in6,in7
	        3'b000: out=in0;
	        3'b001: out=in1;
	        3'b010: out=in2;
	        3'b011: out=in3;
	        3'b100: out=in4;
	        3'b101: out=in5;
	        3'b110: out=in6;
	        3'b111: out=in7;
	        default: out=1'bx;
	endcase
endmodule

三、仿真波形图