1)原理图输入
启动 Quartus II 软件,选择File->New Project Wizard,在出现的界面下先Next,填写工程的路径和名称,然后接着Next,直到出现下面界面并进行相应操作。接着一路Next,直到Finish,完成工程的创建。
1.绘制过程实现
首先选择File->New,进入后选择Block Diagram/Schematic File
选择元件,选用and2,xor,以及input和output,完成如下效果
保存文件,并编译
通过tool->Netlist Viewers->RTL Viewer,查看电路图
2.仿真实现
创建一个向量波形文件,选择菜单项 File→New->VWF
添加信号
编辑信号
保存文件并启动仿真
时序仿真
3.将设计项目设置为可调用的元件
在打开半加器原理图文件half_adder.bdf的情况下,选择菜中File中的Create/Update→CreateSymbolFilesforCurrentFile项,即可将当前文件h_adder.bdf变成一个元件符号存盘,以待在高层次设计中调用
4.绘制过程实现
首先选择File->New,进入后选择Block Diagram/Schematic File,然后再选择刚才保存的元件,完成如下效果
保存编译并仿真
2)Verilog编程
1.新建Verilog HDL文件
2.编写代码
module full_adder(
//输入信号,ain表示被加数,bin表示加数,cin表示低位向高位的进位
input ain,bin,cin,
//输出信号,cout表示向高位的进位,sum表示本位的相加和
output reg cout,sum
);
reg s1,s2,s3;
always @(ain or bin or cin) begin
sum=(ain^bin)^cin;//本位和输出表达式
s1=ain&cin;
s2=bin&cin;
s3=ain&bin;
cout=(s1|s2)|s3;//高位进位输出表达式
end
endmodule
保存,设为顶层文件并编译
查看电路图
仿真