LVDS电平接口设计

在设计LVDS接口时由于输入信号电平范围为0~2.4V，而差分对摆幅最大值为454mV，因此输入端允许信号上携带的直流电平偏置电平范围为0.227~2.173V，当不满足此要求时，应采用AC耦合。LVDS的100Ω端接电阻应并联在接收端，一般端接电阻可能直接内置了。

ZYNQ系列以及赛灵思7系列的Bank分为两种：HP和HR。HP I/O banks 的设计目的是为了获取更高的传输速率；而HR I/O banks的设计目的是为了更宽的I/O电平标准。初次设计时应特别注意Bank的电压大小。

当Bank有设计LVDS电平时，HR banks的I/O 的电压VCCO只能是2.5V，HP banks的I/O 的电压VCCO只能是1.8V。因此在本次设计的LVDS接口与ADC芯片之间进行数据传输使用的是HR bank，使用的是LVDS_25电平标准，同时因为LVDS接收器具有很高的输入阻抗，所以驱动器输出电流都流过100Ω的匹配电阻，并在接收器的输入端产生大约350mV电压。详情见手册UG471、UG586。

LVDS理论传输速率目前最高可以达到3.125Gbps，所以差分线要求严格等长，最好不超过10mil。