verilog模块端口允许类型

最新推荐文章于 2024-06-03 16:33:45 发布
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分类专栏： FPGA verilog 文章标签： fpga开发
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模块定义时的端口类型和例化时连接端口的信号类型可以不一致。

(1)模块定义时new_data为输入端口，必须为wire型，而例化时，连接此端口的信号类型可以为wire型，也可以为reg型

(2)show_cnt定义时为输出端口，可以为reg类型，也可以为wire类型，但是例化时连接此端口的信号类型必须为wire类型。

模块定义时：

 

例化时：

墨舞ing
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